克勞德高速數(shù)字信號測試實驗室 高速信號傳輸技術(shù)的內(nèi)涵高速電信號傳輸設(shè)計與分析是電子設(shè)計工程師必須掌握的基本技能。電子產(chǎn)品處理器主頻高至GHz、傳輸速率達(dá)到Gbps以上，高速信號的處理和傳輸要求電子設(shè)計工程師必須至少具備以下三項技能： ●高速邏輯...

1.1.1高速信號傳輸工程化技術(shù)內(nèi)容 如果某個正在研制的電子產(chǎn)品具有DVI視頻信號處理功能和接口，則電子工程師對該產(chǎn)品的DVI信號傳輸進(jìn)行開發(fā)設(shè)計時，必須對有關(guān)DVI信號傳輸所涉及的以下問題給出工程化的技術(shù)解決方案，使得產(chǎn)品在性能、可靠性、可制造性和...

2.2高速信號傳輸相關(guān)的三個方面 上面已經(jīng)討論過，高速信號傳輸研究的主要目的是解決信號保形傳輸問題，由信號傳輸?shù)娜乜芍?，信號的保形傳輸必須涉及以下三個方面的問題： ●保證信號發(fā)送器和信號接收器正常工作； ●保證信號傳輸過程中信號無失真...

偽隨機碼型(PRBS) 在進(jìn)行數(shù)字接口的測試時，有時會用到一些特定的測試碼型。比如我們在進(jìn)行信號質(zhì)量測試時，如果被測件發(fā)送的只是一些規(guī)律跳變的碼型，可能不了真實通信時的惡劣情況，所以測試時我們會希望被測件發(fā)出的數(shù)據(jù)盡可能地隨機以惡劣的情況。同時，因...

數(shù)字信號并行總線與串行總線(Parallel and Serial Bus) 雖然隨著技術(shù)的發(fā)展，現(xiàn)代的數(shù)字芯片已經(jīng)集成了越來越多的功能，但是對于稍微復(fù)雜 一點的系統(tǒng)來說，很多時候單獨一個芯片很難完成所有的工作，這就需要和其他芯片配合起 來工作...

高速信號傳輸 《高速信號傳輸》是高速信號傳輸應(yīng)用領(lǐng)域享譽國際的經(jīng)典教材與工具書。高速數(shù)字設(shè)計重在研究基本的電路結(jié)構(gòu)，而高速信號傳輸則重在研究傳輸線如何達(dá)到其速度和距離的極限問題。內(nèi)容涉及不同傳輸線參數(shù)的基本理論，包括趨膚效應(yīng)、鄰近效應(yīng)、介質(zhì)損耗和表面...

這種方法由于不需要單獨的時鐘走線，各對差分線可以采用各自的CDR電路，所以對各對線的等長要求不太嚴(yán)格(即使要求嚴(yán)格也很容易實現(xiàn)，因為走線數(shù)量減少，而且信號都是點對點傳輸)。為了把時鐘信息嵌在數(shù)據(jù)流里，需要對數(shù)據(jù)進(jìn)行編碼，比較常用的編碼方式有ANSI的8b/...

關(guān)于各測試項目的具體描述如下：·項目2.1Add-inCardTransmitterSignalQuality:驗證插卡發(fā)送信號質(zhì)量，針對2.5Gbps、5Gbps、8Gbps、16Gbps速率?！ろ椖?.2Add-inCardTransmitterPulse...

反映的是一個5Gbps的信號經(jīng)過35英寸的FR-4板材傳輸后的眼圖，以及經(jīng)過CTLE均衡后對眼圖的改善。 FFE均衡的作用基本上類似于FIR(有限脈沖響應(yīng))濾波器，其方法是根據(jù)相鄰比特的電壓幅度的加權(quán)值進(jìn)行當(dāng)前比特幅度的修正，每個相鄰比特的加權(quán)系數(shù)直...

PCIe4.0的發(fā)射機質(zhì)量測試發(fā)射機質(zhì)量是保證鏈路能夠可靠工作的先決條件，對于PCIe的發(fā)射機質(zhì)量測試來說，主要是用寬帶示波器捕獲其發(fā)出的信號并驗證其信號質(zhì)量滿足規(guī)范要求。按照目前規(guī)范中的要求，PCIe3.0的一致性測試需要至少12.5GHz帶寬的示波器；而對...

在測試通道數(shù)方面，傳統(tǒng)上PCIe的主板測試采用了雙口(Dual-Port)測試方法，即需要 把被測的一條通道和參考時鐘RefClk同時接入示波器測試。由于測試通道和RefClk都是 差分通道，所以在用電纜直接連接測試時需要用到4個示波器通道(雖然理論上也可以用...

項目2.12SystemReceiverLinkEqualizationTest:驗證主板在壓力信號下的接收機性能及誤碼率，可以和對端進(jìn)行鏈路協(xié)商并相應(yīng)調(diào)整對端的預(yù)加重，針對8Gbps和16Gbps速率?！ろ椖?.13Add-inCardPLLBandwidt...

這種并/串轉(zhuǎn)換方法由于不涉及信號的編解碼，結(jié)構(gòu)簡單，效率較高，但是需要收發(fā)端進(jìn)行精確的時鐘同步以控制信號的復(fù)用和解復(fù)用操作，因此需要專門的時鐘傳輸通道，而且串行信號上一旦出現(xiàn)比較大的抖動就會造成串/并轉(zhuǎn)換的錯誤。 因此，這種簡單的并/串轉(zhuǎn)換方式一般用...

1.1高速信號傳輸工程化技術(shù)問題 當(dāng)前，無論是消費類電子產(chǎn)品、商用類電子產(chǎn)品，還是電子產(chǎn)品，其處理能力均達(dá)到了較高的水平，尤其是一些具有標(biāo)志性的技術(shù)指標(biāo)，如處理器主頻已經(jīng)達(dá)到GHz，其中的某些電信號傳輸速率已達(dá)到Gbps以上。如蘋果手機iPhoneX...

PCIe4.0的接收端容限測試在PCIel.0和2.0的時代，接收端測試不是必需的，通常只要保證發(fā)送端的信號質(zhì)量基本就能保證系統(tǒng)的正常工作。但是從PCle3.0開始，由于速率更高，所以接收端使用了均衡技術(shù)。由于接收端更加復(fù)雜而且其均衡的有效性會影響鏈路傳輸?shù)目?..

高速數(shù)字信號傳輸電路的設(shè)計與仿真 高速數(shù)字系統(tǒng)設(shè)計成功的關(guān)鍵在于保持信號的完整，而影響信號完整性(即信號質(zhì)量)的因素主要有傳輸線的長度、電阻匹配及電磁干擾、串?dāng)_等。設(shè)計過程中要保持信號的完整性必須借助一些仿真工具，仿真結(jié)果對PCB布線產(chǎn)生指導(dǎo)性意見，...

PCIe4.0的測試夾具和測試碼型要進(jìn)行PCIe的主板或者插卡信號的一致性測試(即信號電氣質(zhì)量測試),首先需要使用PCIe協(xié)會提供的夾具把被測信號引出。PCIe的夾具由PCI-SIG定義和銷售，主要分為CBB(ComplianceBaseBoard)和CLB(...

簡單的去加重實現(xiàn)方法是把輸出信號延時一個或多個比特后乘以一個加權(quán)系數(shù)并和 原信號相加。一個實現(xiàn)4階去加重的簡單原理圖。 去加重方法實際上壓縮了信號直流電平的幅度，去加重的比例越大，信號直流電平被壓縮得越厲害，因此去加重的幅度在實際應(yīng)用中一般很少超過-...

數(shù)字信號的預(yù)加重(Pre-emphasis) 如前所述，很多常用的電路板材料或者電纜在高頻時都會呈現(xiàn)出高損耗的特性。目前的高速串行總線速度不斷提升，使得流行的電路板材料達(dá)到極限從而對信號有較大的損耗，這可能導(dǎo)致接收端的信號極其惡劣以至于...

規(guī)范中規(guī)定了共11種不同的Preshoot和De-emphasis的組合，每種組合叫作一個 Preset,實際應(yīng)用中Tx和Rx端可以在Link Training階段根據(jù)接收端收到的信號質(zhì)量協(xié)商 出一個比較好的Preset值。比如P4沒有任何預(yù)加重，P7強的預(yù)加...

雖然在編碼方式和芯片內(nèi)部做了很多工作，但是傳輸鏈路的損耗仍然是巨大的挑戰(zhàn)，特 別是當(dāng)采用比較便宜的PCB板材時，就不得不適當(dāng)減少傳輸距離和鏈路上的連接器數(shù)量。 在PCIe3.0的8Gbps速率下，還有可能用比較便宜的FR4板材在大約20英寸的傳輸距離 加2...

數(shù)字信號的時鐘分配(ClockDistribution) 前面講過，對于數(shù)字電路來說，目前絕大部分的場合都是采用同步邏輯電路，而同步邏輯電路中必不可少的就是時鐘。數(shù)字信號的可靠傳輸依賴于準(zhǔn)確的時鐘采樣，一般情況下發(fā)送端和接收端都需要使用相同頻率的工作...

①理解電阻、電感、電容等特性，其本質(zhì)就是對電流、電流變化和電壓變化具有的抵抗力，以及電阻器、電感器、電容器幾種器件不僅具有主特性，在高速信號傳輸電路中還表現(xiàn)出其他的特性。 ②掌握高速信號傳輸、信號完整性、電源完整性和電磁兼容性的概念，以及高速信號傳輸...

數(shù)字信號的時鐘分配(ClockDistribution) 前面講過，對于數(shù)字電路來說，目前絕大部分的場合都是采用同步邏輯電路，而同步邏輯電路中必不可少的就是時鐘。數(shù)字信號的可靠傳輸依賴于準(zhǔn)確的時鐘采樣，一般情況下發(fā)送端和接收端都需要使用相同頻率的工作...

對于并行總線來說，更致命的是這種總線上通常掛有多個設(shè)備，且讀寫共用，各種信號分叉造成的反射問題使得信號質(zhì)量進(jìn)一步惡化。 為了解決并行總線占用尺寸過大且對布線等長要求過于苛刻的問題，隨著芯片技術(shù)的發(fā)展和速度的提升，越來越多的數(shù)字接口開始采用串行總線。所...

需要注意的是，采用8b/10b編碼方式也是有缺點的，比較大的缺點就是8bit到10bit的編碼會造成額外的20%的編碼開銷，所以很多10Gbps左右或更高速率的總線不再使用8b/10b編碼方式。比如PCIe1.0和PCIe2.0的總線速率分別為2.5Gbps和...

偽隨機碼型(PRBS) 在進(jìn)行數(shù)字接口的測試時，有時會用到一些特定的測試碼型。比如我們在進(jìn)行信號質(zhì)量測試時，如果被測件發(fā)送的只是一些規(guī)律跳變的碼型，可能不了真實通信時的惡劣情況，所以測試時我們會希望被測件發(fā)出的數(shù)據(jù)盡可能地隨機以惡劣的情況。同時，因...

（1）電源完整性技術(shù)信號發(fā)生器產(chǎn)生波形完好的信號，信號接收器接收信號并正確解碼，都要具備一個必要條件：信號發(fā)生器電路和信號接收器電路的各電源供電正常，電路所需的各種電源電壓穩(wěn)定、功率充足。這就是電源完整性技術(shù)研究的主要內(nèi)容。 （2）信號完整性技術(shù)信號...

SigTest軟件的算法由PCI-SIG提供，會對信號進(jìn)行時鐘恢復(fù)、均衡以及眼圖、抖 動的分析。由于PCIe4.0的接收機支持多個不同幅度的CTLE均衡，而且DFE的電平也 可以在一定范圍內(nèi)調(diào)整，所以SigTest軟件會遍歷所有的CTLE值并進(jìn)行DFE的優(yōu)化，...

這種并/串轉(zhuǎn)換方法由于不涉及信號的編解碼，結(jié)構(gòu)簡單，效率較高，但是需要收發(fā)端進(jìn)行精確的時鐘同步以控制信號的復(fù)用和解復(fù)用操作，因此需要專門的時鐘傳輸通道，而且串行信號上一旦出現(xiàn)比較大的抖動就會造成串/并轉(zhuǎn)換的錯誤。 因此，這種簡單的并/串轉(zhuǎn)換方式一般用...