數(shù)字信號測試高速信號傳輸

數(shù)字信號的預(yù)加重(Pre-emphasis)

如前所述，很多常用的電路板材料或者電纜在高頻時(shí)都會呈現(xiàn)出高損耗的特性。目前的高速串行總線速度不斷提升，使得流行的電路板材料達(dá)到極限從而對信號有較大的損耗，這可能導(dǎo)致接收端的信號極其惡劣以至于無法正確還原和解碼信號，從而出現(xiàn)傳輸誤碼。如果我們觀察高速的數(shù)字信號經(jīng)過長的傳輸通道傳輸后到達(dá)接收端的眼圖，它可能是閉合的或者接近閉合的。因此工程師可以有兩種選擇：一種是在設(shè)計(jì)中使用較為昂貴的電路板材料；另一種是仍然沿用現(xiàn)有材料，但采用某種技術(shù)來補(bǔ)償傳輸通道的損耗影響?？紤]到在高速率的情況下低損耗的電路板材料和電纜的成本過高，我們通常會優(yōu)先嘗試相應(yīng)的信號補(bǔ)償技術(shù)，預(yù)加重(Pre-emphasis)和均衡就是高速數(shù)字電路中常用的兩種信號補(bǔ)償技術(shù)。
高速數(shù)字接口原理與測試；數(shù)字信號測試高速信號傳輸

這種方法由于不需要單獨(dú)的時(shí)鐘走線，各對差分線可以采用各自的CDR電路，所以對各對線的等長要求不太嚴(yán)格(即使要求嚴(yán)格也很容易實(shí)現(xiàn)，因?yàn)樽呔€數(shù)量減少，而且信號都是點(diǎn)對點(diǎn)傳輸)。為了把時(shí)鐘信息嵌在數(shù)據(jù)流里，需要對數(shù)據(jù)進(jìn)行編碼，比較常用的編碼方式有ANSI的8b/10b編碼、64b/66b編碼、曼徹斯特編碼、特殊的數(shù)據(jù)編碼以及對數(shù)據(jù)進(jìn)行加擾等。

嵌入式時(shí)鐘結(jié)構(gòu)的關(guān)鍵在于CDR電路，CDR的工作原理如圖1.17所示。CDR通常用一個(gè)PLL電路實(shí)現(xiàn)，可以從數(shù)據(jù)中提取時(shí)鐘。PLL電路通過鑒相器(PhaseDetector)比較輸入信號和本地VCO(壓控振蕩器)間的相差，并把相差信息通過環(huán)路濾波器(Filter)濾波后轉(zhuǎn)換成低頻的對VCO的控制電壓信號，通過不斷的比較和調(diào)整終實(shí)現(xiàn)本地VCO對輸入信號的時(shí)鐘鎖定。 四川信息化數(shù)字信號測試數(shù)字信號的時(shí)鐘分配（Clock Distribution）;

數(shù)字信號的上升時(shí)間(Rising Time)

任何一個(gè)真實(shí)的數(shù)字信號在由一個(gè)邏輯電平狀態(tài)跳轉(zhuǎn)到另一個(gè)邏輯電平狀態(tài)時(shí),其中間的過渡時(shí)間都不會是無限短的。信號電平跳變的過渡時(shí)間越短，說明信號邊沿越陡。我們通常使用上升時(shí)間(RisingTime)這個(gè)參數(shù)來衡量信號邊沿的陡緩程度，通常上升時(shí)間是指數(shù)字信號由幅度的10%增加到幅度的90%所花的時(shí)間(也有些場合會使用20%～80%的上升時(shí)間或其他標(biāo)準(zhǔn))。上升時(shí)間越短，說明信號越陡峭。大部分?jǐn)?shù)字信號的下降時(shí)間(信號從幅度的90%下降到幅度的10%所花的時(shí)間)和上升時(shí)間差不多(也有例外)。圖1.2比較了兩種不同上升時(shí)間的數(shù)字信號。上升時(shí)間可以客觀反映信號邊沿的陡緩程度，而且由于計(jì)算和測量簡單，所以得到的應(yīng)用。對有些非常高速的串行數(shù)字信號，如PCIe、USB3.0、100G以太網(wǎng)等信號，由于信號速率很高，傳輸線對信號的損耗很大，信號波形中很難找到穩(wěn)定的幅度10%和90%的位置，所以有時(shí)也會用幅度20%～80%的上升時(shí)間來衡量信號的陡緩程度。通常速率越高的信號其上升時(shí)間也會更陡一些(但不一定速率低的信號上升時(shí)間一定就緩),上升時(shí)間是數(shù)字信號分析中的一個(gè)非常重要的概念，后面我們會反復(fù)提及和用到這個(gè)概念。

數(shù)據(jù)經(jīng)過8b/10b編碼后有以下優(yōu)點(diǎn)：

(1)有足夠多的跳變沿，可以從數(shù)據(jù)中進(jìn)行時(shí)鐘恢復(fù)。正常傳輸?shù)臄?shù)據(jù)中可能會有比較長的連續(xù)的0或者連續(xù)的1,而進(jìn)行完8b/10b編碼后，其編碼規(guī)則保證了編碼后的數(shù)據(jù)流中不會出現(xiàn)超過5個(gè)連續(xù)的0或1,信號中會出現(xiàn)足夠多的跳變沿，因此可以采用嵌入式的時(shí)鐘方式，即接收端可以從數(shù)據(jù)流中通過PLL電路直接恢復(fù)時(shí)鐘，不需要專門的時(shí)鐘傳輸通道。

(2)直流平衡，可以采用AC耦合方式。經(jīng)過編碼后數(shù)據(jù)中不會出現(xiàn)連續(xù)的0或者1, 但還是有可能在某個(gè)時(shí)間段內(nèi)0或者1的數(shù)量偏多一些。從上面的編碼表中我們可以看 到，同一個(gè)Byte對應(yīng)有正、負(fù)兩組10bit的編碼， 一個(gè)編碼中1的數(shù)量多一些，另一個(gè)編碼中 0 的數(shù)量多一些。數(shù)據(jù)在對當(dāng)前的Byte進(jìn)行8b/10b編碼傳輸時(shí)，會根據(jù)前面歷史傳輸?shù)?數(shù)據(jù)中正負(fù)bit的數(shù)量來選擇使用哪一組編碼，從而可以保證總線上正負(fù)bit的數(shù)量在任何 時(shí)刻基本都是平衡的，也就是直流點(diǎn)不會發(fā)生大的變化。直流點(diǎn)平衡以后，在信號傳輸?shù)穆?徑上我們就可以采用AC耦合方式(常用的方法是在發(fā)送端或接收端串接隔直電容),這  樣信號對于收發(fā)端的地電平變化和共模噪聲的抵抗能力進(jìn)一步增強(qiáng)，可以傳輸更遠(yuǎn)的距離。 數(shù)字此案好的上升時(shí)間（Rising Time）;

數(shù)字信號的時(shí)鐘分配(ClockDistribution)

前面講過，對于數(shù)字電路來說，目前絕大部分的場合都是采用同步邏輯電路，而同步邏輯電路中必不可少的就是時(shí)鐘。數(shù)字信號的可靠傳輸依賴于準(zhǔn)確的時(shí)鐘采樣，一般情況下發(fā)送端和接收端都需要使用相同頻率的工作時(shí)鐘才可以保證數(shù)據(jù)不會丟失(有些特殊的應(yīng)用中收發(fā)端可以采用大致相同頻率工作時(shí)鐘，但需要在數(shù)據(jù)格式或協(xié)議層面做些特殊處理)。為了把發(fā)送端的時(shí)鐘信息傳遞到接收端以進(jìn)行正確的信號采樣，數(shù)字總線采用的時(shí)鐘分配方式大體上可以分為3類，即并行時(shí)鐘、嵌入式時(shí)鐘、前向時(shí)鐘，各有各的應(yīng)用領(lǐng)域。 數(shù)字信號有哪些出來方式；天津數(shù)字信號測試維保

數(shù)字信號可通過分時(shí)將大量信號合成為一個(gè)信號（稱復(fù)用信號），通過某個(gè)處理器處理后，再將信號解復(fù)用；數(shù)字信號測試高速信號傳輸

克勞德高速數(shù)字信號測試實(shí)驗(yàn)室

  數(shù)字信號測試方法：

需要特別注意，當(dāng)數(shù)字信號的電壓介于判決閾值的上限和下限之間時(shí)，其邏輯狀態(tài)是不 確定的狀態(tài)。所謂的“不確定”是指如果數(shù)字信號的電壓介于判決閾值的上限和下限之間， 接收端的判決電路有可能把這個(gè)狀態(tài)判決為邏輯0,也有可能判決為邏輯1。這種不確定是  我們不期望的，因此很多數(shù)字電路會盡量避免用這種不確定狀態(tài)進(jìn)行信號傳輸，比如會用一  個(gè)同步時(shí)鐘只在信號電平穩(wěn)定以后再進(jìn)行采樣。

數(shù)字信號測試高速信號傳輸

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