多端口矩陣測試DDR測試檢修

DDR測試

DDR總線上需要測試的參數(shù)高達上百個，而且還需要根據(jù)信號斜率進行復(fù)雜的查表修正。為了提高DDR信號質(zhì)量測試的效率，比較好使用的測試軟件進行測試。使用自動測試軟件的優(yōu)點是：自動化的設(shè)置向?qū)П苊膺B接和設(shè)置錯誤；優(yōu)化的算法可以減少測試時間；可以測試JEDEC規(guī)定的速率，也可以測試用戶自定義的數(shù)據(jù)速率；自動讀/寫分離技術(shù)簡化了測試操作；能夠多次測量并給出一個統(tǒng)計的結(jié)果；能夠根據(jù)信號斜率自動計算建立/保持時間的修正值。由于DDR5工作時鐘比較高到3.2GHz,系統(tǒng)裕量很小，因此信號的隨機和確定性抖動對于數(shù)據(jù)的正確傳輸至關(guān)重要，需要考慮熱噪聲引入的RJ、電源噪聲引入的PJ、傳輸通道損耗帶來的DJ等影響。DDR5的測試項目比DDR4也更加復(fù)雜。比如其新增了nUI抖動測試項目，并且需要像很多高速串行總線一樣對抖動進行分解并評估RJ、DJ等不同分量的影響。另外，由于高速的DDR5芯片內(nèi)部都有均衡器芯片，因此實際進行信號波形測試時也需要考慮模擬均衡器對信號的影響。展示了典型的DDR5和LPDDR5測試軟件的使用界面和一部分測試結(jié)果。 DDR4物理層一致性測試；多端口矩陣測試DDR測試檢修

實際的電源完整性是相當(dāng)復(fù)雜的，其中要考慮到IC的封裝、仿真信號的切換頻率和PCB耗電網(wǎng)絡(luò)。對于PCB設(shè)計來說，目標阻抗的去耦設(shè)計是相對來說比較簡單的，也是比較實際的解決方案。在DDR的設(shè)計上有三類電源，它們是VDD、VTT和Vref。VDD的容差要求是5%，而其瞬間電流從Idd2到Idd7大小不同，詳細在JEDEC里有敘述。通過電源層的平面電容和用的一定數(shù)量的去耦電容，可以做到電源完整性，其中去耦電容從10nF到10uF大小不同，共有10個左右。另外，表貼電容合適，它具有更小的焊接阻抗。Vref要求更加嚴格的容差性，但是它承載著比較小的電流。顯然，它只需要很窄的走線，且通過一兩個去耦電容就可以達到目標阻抗的要求。由于Vref相當(dāng)重要，所以去耦電容的擺放盡量靠近器件的管腳。然而，對VTT的布線是具有相當(dāng)大的挑戰(zhàn)性，因為它不只要有嚴格的容差性，而且還有很大的瞬間電流，不過此電流的大小可以很容易的就計算出來。終，可以通過增加去耦電容來實現(xiàn)它的目標阻抗匹配。在4層板的PCB里，層之間的間距比較大，從而失去其電源層間的電容優(yōu)勢，所以，去耦電容的數(shù)量將增加，尤其是小于10nF的高頻電容。詳細的計算和仿真可以通過EDA工具來實現(xiàn)。多端口矩陣測試DDR測試檢修D(zhuǎn)DR平均速率以及變化情況；

7.時序?qū)τ跁r序的計算和分析在一些相關(guān)文獻里有詳細的介紹，下面列出需要設(shè)置和分析的8個方面：1）寫建立分析：DQvs.DQS2）寫保持分析：DQvs.DQS3）讀建立分析：DQvs.DQS4）讀保持分析：DQvs.DQS5）寫建立分析：DQSvs.CLK6）寫保持分析：DQSvs.CLK7）寫建立分析：ADDR/CMD/CNTRLvs.CLK8）寫保持分析：ADDR/CMD/CNTRLvs.CLK

一個針對寫建立（WriteSetup）分析的例子。表中的一些數(shù)據(jù)需要從控制器和存儲器廠家獲取，段”Interconnect”的數(shù)據(jù)是取之于SI仿真工具。對于DDR2上面所有的8項都是需要分析的，而對于DDR3，5項和6項不需要考慮。在PCB設(shè)計時，長度方面的容差必須要保證totalmargin是正的。

4）將Vref的去耦電容靠近Vref管腳擺放；Vtt的去耦電容擺放在遠的一個SDRAM外端；VDD的去耦電容需要靠近器件擺放。小電容值的去耦電容需要更靠近器件擺放。正確的去耦設(shè)計中，并不是所有的去耦電容都是靠近器件擺放的。所有的去耦電容的管腳都需要扇出后走線，這樣可以減少阻抗，通常，兩端段的扇出走線會垂直于電容布線。5）當(dāng)切換平面層時，盡量做到長度匹配和加入一些地過孔，這些事先應(yīng)該在EDA工具里進行很好的仿真。通常，在時域分析來看，差分線的正負兩根線要做到延時匹配，保證其誤差在+/-2ps，而其它的信號要做到+/-10ps。DDR信號質(zhì)量自動測試軟件；

DDR測試

DDR4/5與LPDDR4/5的信號質(zhì)量測試由于基于DDR顆粒或DDRDIMM的系統(tǒng)需要適配不同的平臺，應(yīng)用場景千差萬別，因此需要進行詳盡的信號質(zhì)量測試才能保證系統(tǒng)的可靠工作。對于DDR4及以下的標準來說，物理層一致性測試主要是發(fā)送的信號質(zhì)量測試；對于DDR5標準來說，由于接收端出現(xiàn)了均衡器，所以還要包含接收測試。DDR信號質(zhì)量的測試也是使用高帶寬的示波器。對于DDR的信號，技術(shù)規(guī)范并沒有給出DDR信號上升/下降時間的具體參數(shù)，因此用戶只有根據(jù)使用芯片的實際快上升/下降時間來估算需要的示波器帶寬。通常對于DDR3信號的測試，推薦的示波器和探頭的帶寬在8GHz;DDR4測試建議的測試系統(tǒng)帶寬是12GHz;而DDR5測試則推薦使用16GHz以上帶寬的示波器和探頭系統(tǒng)。 用DDR的BGA探頭引出測試信號；多端口矩陣測試DDR測試檢修

主流DDR內(nèi)存標準的比較；多端口矩陣測試DDR測試檢修

6.信號及電源完整性這里的電源完整性指的是在比較大的信號切換情況下，其電源的容差性。當(dāng)未符合此容差要求時，將會導(dǎo)致很多的問題，比如加大時鐘抖動、數(shù)據(jù)抖動和串?dāng)_。這里，可以很好的理解與去偶相關(guān)的理論，現(xiàn)在從”目標阻抗”的公式定義開始討論。Ztarget=Voltagetolerance/TransientCurrent（1）在這里，關(guān)鍵是要去理解在差的切換情況下瞬間電流（TransientCurrent）的影響，另一個重要因素是切換的頻率。在所有的頻率范圍里，去耦網(wǎng)絡(luò)必須確保它的阻抗等于或小于目標阻抗（Ztarget）。在一塊PCB上，由電源和地層所構(gòu)成的電容，以及所有的去耦電容，必須能夠確保在100KHz左右到100-200MH左右之間的去耦作用。頻率在100KHz以下，在電壓調(diào)節(jié)模塊里的大電容可以很好的進行去耦。而頻率在200MHz以上的，則應(yīng)該由片上電容或用的封裝好的電容進行去耦。多端口矩陣測試DDR測試檢修