黑龍江DDR一致性測(cè)試多端口矩陣測(cè)試

前面介紹過(guò)，JEDEC規(guī)范定義的DDR信號(hào)的要求是針對(duì)DDR顆粒的引腳上的，但 是通常DDR芯片采用BGA封裝，引腳無(wú)法直接測(cè)試到。即使采用了BGA轉(zhuǎn)接板的方 式，其測(cè)試到的信號(hào)與芯片引腳處的信號(hào)也仍然有一些差異。為了更好地得到芯片引腳 處的信號(hào)質(zhì)量， 一種常用的方法是在示波器中對(duì)PCB走線和測(cè)試夾具的影響進(jìn)行軟件的 去嵌入(De-embedding)操作。去嵌入操作需要事先知道整個(gè)鏈路上各部分的S參數(shù)模型 文件(通常通過(guò)仿真或者實(shí)測(cè)得到),并根據(jù)實(shí)際測(cè)試點(diǎn)和期望觀察到的點(diǎn)之間的傳輸函數(shù)， 來(lái)計(jì)算期望位置處的信號(hào)波形，再對(duì)這個(gè)信號(hào)做進(jìn)一步的波形參數(shù)測(cè)量和統(tǒng)計(jì)。展示了典型的DDR4和DDR5信號(hào)質(zhì)量測(cè)試環(huán)境，以及在示波器中進(jìn)行去嵌入操作的 界面。DDR眼圖測(cè)試及分析DDR穩(wěn)定性測(cè)試\DDR2一致性測(cè)試；黑龍江DDR一致性測(cè)試多端口矩陣測(cè)試

如果PCB的設(shè)計(jì)密度不高，用戶有可能在DDR顆粒的引腳附近找到PCB過(guò)孔，這時(shí)可以用焊接或點(diǎn)測(cè)探頭在過(guò)孔上進(jìn)行信號(hào)測(cè)量。DDR總線信號(hào)質(zhì)量測(cè)試時(shí)經(jīng)常需要至少同時(shí)連接CLK、DQS、DQ等信號(hào)，且自動(dòng)測(cè)試軟件需要運(yùn)行一段時(shí)間，由于使用點(diǎn)測(cè)探頭人手很難長(zhǎng)時(shí)間同時(shí)保持幾路信號(hào)連接的可靠性，所以通常會(huì)使用焊接探頭測(cè)試。有時(shí)為了方便，也可以把CLK和DQS焊接上，DQ根據(jù)需要用點(diǎn)測(cè)探頭進(jìn)行測(cè)試。有些用戶會(huì)通過(guò)細(xì)銅線把信號(hào)引出再連接示波器探頭，但是因?yàn)镈DR的信號(hào)速率很高，即使是一段1cm左右的沒(méi)有匹配的銅線也會(huì)嚴(yán)重影響信號(hào)的質(zhì)量，因此不建議使用沒(méi)有匹配的銅線引出信號(hào)。有些示波器廠商的焊接探頭可以提供稍長(zhǎng)一些的經(jīng)過(guò)匹配的焊接線，可以嘗試一下這種焊接探頭。圖5.13所示就是一種用焊接探頭在過(guò)孔上進(jìn)行DDR信號(hào)測(cè)試的例子。黑龍江DDR一致性測(cè)試多端口矩陣測(cè)試DDR眼圖讀寫(xiě)分離的傳統(tǒng)方法。

DDR4/5與LPDDR4/5 的信號(hào)質(zhì)量測(cè)試

由于基于DDR顆?；駾DR DIMM的系統(tǒng)需要適配不同的平臺(tái)，應(yīng)用場(chǎng)景千差萬(wàn)別， 因此需要進(jìn)行詳盡的信號(hào)質(zhì)量測(cè)試才能保證系統(tǒng)的可靠工作。對(duì)于DDR4及以下的標(biāo)準(zhǔn) 來(lái)說(shuō)，物理層一致性測(cè)試主要是發(fā)送的信號(hào)質(zhì)量測(cè)試；對(duì)于DDR5標(biāo)準(zhǔn)來(lái)說(shuō)，由于接收端出 現(xiàn)了均衡器，所以還要包含接收測(cè)試。

DDR信號(hào)質(zhì)量的測(cè)試也是使用高帶寬的示波器。對(duì)于DDR的信號(hào)，技術(shù)規(guī)范并沒(méi)有 給出DDR信號(hào)上升/下降時(shí)間的具體參數(shù)，因此用戶只有根據(jù)使用芯片的實(shí)際快上升/ 下降時(shí)間來(lái)估算需要的示波器帶寬。通常對(duì)于DDR3信號(hào)的測(cè)試，推薦的示波器和探頭的帶寬在8GHz;DDR4測(cè)試建議的測(cè)試系統(tǒng)帶寬是12GHz;而DDR5測(cè)試則推薦使用 16GHz以上帶寬的示波器和探頭系統(tǒng)。

工業(yè)規(guī)范標(biāo)準(zhǔn)，Specification:如果所設(shè)計(jì)的功能模塊要實(shí)現(xiàn)某種工業(yè)標(biāo)準(zhǔn)接口或者協(xié)議，那一定要找到相關(guān)的工業(yè)規(guī)范標(biāo)準(zhǔn)，讀懂規(guī)范之后，才能開(kāi)始設(shè)計(jì)。

因此，為實(shí)現(xiàn)本設(shè)計(jì)實(shí)例中的DDR模塊，需要技術(shù)資料和文檔。

由于我們要設(shè)計(jì)DDR存諸模塊，那么在所有的資料當(dāng)中，應(yīng)該較早了解DDR規(guī)范。通過(guò)對(duì)DDR規(guī)范文件JEDEC79R]的閱讀，我們了解到，設(shè)計(jì)一個(gè)DDR接口，需要滿足規(guī)范中規(guī)定的DC，AC特性及信號(hào)時(shí)序特征。下面我們從設(shè)計(jì)規(guī)范要求和器件本身特性兩個(gè)方面來(lái)解讀，如何在設(shè)計(jì)中滿足設(shè)計(jì)要求。 DDR2 3 4物理層一致性測(cè)試；

對(duì)于嵌入式應(yīng)用的DDR的協(xié)議測(cè)試， 一般是DDR顆粒直接焊接在PCB板上，測(cè)試可 以選擇針對(duì)邏輯分析儀設(shè)計(jì)的BGA探頭。也可以設(shè)計(jì)時(shí)事先在板上留測(cè)試點(diǎn)，把被測(cè)信 號(hào)引到一些按一定規(guī)則排列的焊盤(pán)上，再通過(guò)相應(yīng)探頭的排針頂在焊盤(pán)上進(jìn)行測(cè)試。

協(xié)議測(cè)試也可以和信號(hào)質(zhì)量測(cè)試、電源測(cè)試結(jié)合起來(lái)，以定位由于信號(hào)質(zhì)量或電源問(wèn)題 造成的數(shù)據(jù)錯(cuò)誤。圖5.23是一個(gè)LPDDR4的調(diào)試環(huán)境，測(cè)試中用邏輯分析儀觀察總線上 的數(shù)據(jù)，同時(shí)用示波器檢測(cè)電源上的紋波和瞬態(tài)變化，通過(guò)把總線解碼的數(shù)據(jù)和電源瞬態(tài)變 化波形做時(shí)間上的相關(guān)和同步觸發(fā)，可以定位由于電源變化造成的總線讀/寫(xiě)錯(cuò)誤問(wèn)題。 DDR4 一致性測(cè)試平臺(tái)插件。黑龍江DDR一致性測(cè)試多端口矩陣測(cè)試

DDR5 接收機(jī)一致性和表征測(cè)試應(yīng)用軟件。黑龍江DDR一致性測(cè)試多端口矩陣測(cè)試

制定DDR 內(nèi)存規(guī)范的標(biāo)準(zhǔn)化組織是JEDEC(Joint Electron Device Engineering  Council,)。按照J(rèn)EDEC組織的定義， DDR4 的比較高數(shù)據(jù)速率已經(jīng) 達(dá)到了3200MT/s以上，DDR5的比較高數(shù)據(jù)速率則達(dá)到了6400MT/s以上。在2016年之 前，LPDDR的速率發(fā)展一直比同一代的DDR要慢一點(diǎn)。但是從LPDDR4開(kāi)始，由于高性 能移動(dòng)終端的發(fā)展，LPDDR4的速率開(kāi)始趕超DDR4。LPDDR5更是比DDR5搶先一步在 2019年完成標(biāo)準(zhǔn)制定，并于2020年在的移動(dòng)終端上開(kāi)始使用。DDR5的規(guī)范 (JESD79-5)于2020年發(fā)布，并在2021年開(kāi)始配合Intel等公司的新一代服務(wù)器平臺(tái)走向商 用。圖5.2展示了DRAM技術(shù)速率的發(fā)展。黑龍江DDR一致性測(cè)試多端口矩陣測(cè)試