測(cè)量數(shù)字信號(hào)測(cè)試配件

采用并行總線的另外一個(gè)問題在于總線的吞吐量很難持續(xù)提升。對(duì)于并行總線來說， 其總線吞吐量=數(shù)據(jù)線位數(shù)×數(shù)據(jù)速率。我們可以通過提升數(shù)據(jù)線的位數(shù)來提高總線吞吐  量，也可以通過提升數(shù)據(jù)速率來提高總線吞吐量。以個(gè)人計(jì)算機(jī)中曾經(jīng)非常流行的PCI總  線為例，其**早推出時(shí)總線是32位的數(shù)據(jù)線，工作時(shí)鐘頻率是33MHz,其總線吞吐量=  32bit×33MHz;后來為了提升其總線吞吐量推出的PCI-X總線，把總線寬度擴(kuò)展到64位， 工作時(shí)鐘頻率比較高提升到133MHz,其總線吞吐量=64bit×133MHz。是PCI插槽  和PCI-X插槽的一個(gè)對(duì)比，可以看到PCI-X由于使用了更多的數(shù)據(jù)線，其插槽更長。

但是隨著人們對(duì)于總線吞吐量要求的不斷提高，這種提升總線帶寬的方式遇到了瓶頸。首先由于芯片尺寸和布線空間的限制，64位數(shù)據(jù)寬度已經(jīng)幾乎是極限了。另外，這64根數(shù)據(jù)線共用一個(gè)采樣時(shí)鐘，為了保證所有的信號(hào)都滿足其建立保持時(shí)間的要求，在PCB上布線、換層、拐彎時(shí)需要保證精確等長。而總線工作速率越高，對(duì)于各條線的等長要求就越高，對(duì)于這么多根信號(hào)要實(shí)現(xiàn)等長的布線是很難做到的。

用邏輯分析儀采集到的一個(gè)實(shí)際的8位總線的工作時(shí)序，可以看到在數(shù)據(jù)從0x00跳變到0xFF狀態(tài)過程中，這8根線實(shí)際并不是精確一起跳變的。 模擬信號(hào)和數(shù)字信號(hào)的相互轉(zhuǎn)換；測(cè)量數(shù)字信號(hào)測(cè)試配件

數(shù)字信號(hào)的時(shí)域和頻域

數(shù)字信號(hào)的頻率分量可以通過從時(shí)域到頻域的轉(zhuǎn)換中得到。首先我們要知道時(shí)域是真實(shí)世界，頻域是更好的用于做信號(hào)分析的一種數(shù)學(xué)手段，時(shí)域的數(shù)字信號(hào)可以通過傅里葉變換轉(zhuǎn)變?yōu)橐粋€(gè)個(gè)頻率點(diǎn)的正弦波的。這些正弦波就是對(duì)應(yīng)的數(shù)字信號(hào)的頻率分量。假如定義理想方波的邊沿時(shí)間為0,占空比50%的周期信號(hào)，其在傅里葉變換后各頻率分量振幅。

可見對(duì)于理想方波，其振幅頻譜對(duì)應(yīng)的正弦波頻率是基頻的奇數(shù)倍頻(在50%的占空比下)。奇次諧波的幅度是按1"下降的(/是頻率)，也就是-20dB/dec(-20分貝每十倍頻)。 測(cè)量數(shù)字信號(hào)測(cè)試配件數(shù)字信號(hào)可通過分時(shí)將大量信號(hào)合成為一個(gè)信號(hào)（稱復(fù)用信號(hào)），通過某個(gè)處理器處理后，再將信號(hào)解復(fù)用；

要把并行的信號(hào)通過串行總線傳輸，一般需要對(duì)數(shù)據(jù)進(jìn)行并/串轉(zhuǎn)換。為了進(jìn)一步減少傳輸線的數(shù)量和提高傳輸距離，很多高速數(shù)據(jù)總線采用嵌入式時(shí)鐘和8b/10b的數(shù)據(jù)編碼方式。8b/10b編碼由于直流平衡、支持AC耦合、可嵌入時(shí)鐘信息、抗共模干擾能力強(qiáng)、編解碼結(jié)構(gòu)相對(duì)簡(jiǎn)單等優(yōu)點(diǎn)，在很多高速的數(shù)字總線如FiberChannel、PCIe、SATA、USB3.0、DisplayPort、XAUI、RapidIO等接口上得到廣泛應(yīng)用。圖1.20是一路串行的2.5Gbps的8b/10b編碼后的數(shù)據(jù)流以及相應(yīng)的解碼結(jié)果，從中可以明顯看到解出的K28.5等控制碼以及相應(yīng)的數(shù)據(jù)信息。

高速數(shù)字接口與光電測(cè)試

看起來我們好像找到了解決問題的方法，但是，在真實(shí)情況下，理想窄的脈沖或者無限 陡的階躍信號(hào)是不存在的，不僅難以產(chǎn)生而且精度不好控制，所以在實(shí)際測(cè)試中更多使用正 弦波進(jìn)行測(cè)試得到頻域響應(yīng)，并通過相應(yīng)的物理層測(cè)試系統(tǒng)軟件進(jìn)行頻域到時(shí)域的轉(zhuǎn)換以 得到時(shí)域響應(yīng)。相比其他信號(hào)，正弦波更容易產(chǎn)生，同時(shí)其頻率和幅度精度更容易控制。矢 量網(wǎng)絡(luò)分析儀(Vector Network Analyzer,VNA)可以在高達(dá)幾十GHz 的頻率范圍內(nèi)通過  正弦波掃頻的方式精確測(cè)量傳輸通道對(duì)不同頻率的反射和傳輸特性，動(dòng)態(tài)范圍可以達(dá)到 100dB以上，所以在現(xiàn)代高速數(shù)字信號(hào)質(zhì)量的分析中，會(huì)借助高性能的矢量網(wǎng)絡(luò)分析儀對(duì)高 速傳輸通道的特性進(jìn)行測(cè)量。矢量網(wǎng)絡(luò)分析儀測(cè)到的一段差分傳輸線的通道損 耗及根據(jù)這個(gè)測(cè)量結(jié)果分析出的信號(hào)眼圖。
數(shù)字通信的帶寬表征為：bit的傳輸速率；

為了提高信號(hào)在高速率、長距離情況下傳輸?shù)目煽啃?，大部分高速的?shù)字串行總線都會(huì)采用差分信號(hào)進(jìn)行信號(hào)傳輸。差分信號(hào)是用一對(duì)反相的差分線進(jìn)行信號(hào)傳輸，發(fā)送端采用差分的發(fā)送器，接收端相應(yīng)采用差分的接收器。圖1.13是一個(gè)差分線的傳輸模型及真實(shí)的差分PCB走線。

采用差分傳輸方式后，由于差分線對(duì)中正負(fù)信號(hào)的走線是緊密耦合在一起的，所以外界噪聲對(duì)于兩根信號(hào)線的影響是一樣的。而在接收端，由于其接收器是把正負(fù)信號(hào)相減的結(jié)果作為邏輯判決的依據(jù)，因此即使信號(hào)線上有嚴(yán)重的共模噪聲或者地電平的波動(dòng)，對(duì)于的邏輯電平判決影響很小。相對(duì)于單端傳輸方式，差分傳輸方式的抗干擾、抗共模噪聲能力 提高。 數(shù)字設(shè)備是由很多電路組成來實(shí)現(xiàn)一定的功能，系統(tǒng)中的各個(gè)部分通過數(shù)字信號(hào)的傳輸來進(jìn)行信息和數(shù)據(jù)的交互。測(cè)量數(shù)字信號(hào)測(cè)試配件

數(shù)字信號(hào)的預(yù)加重（Pre-emphasis）;測(cè)量數(shù)字信號(hào)測(cè)試配件

數(shù)字信號(hào)并行總線與串行總線(Parallel and Serial Bus)

雖然隨著技術(shù)的發(fā)展，現(xiàn)代的數(shù)字芯片已經(jīng)集成了越來越多的功能，但是對(duì)于稍微復(fù)雜  一點(diǎn)的系統(tǒng)來說，很多時(shí)候單獨(dú)一個(gè)芯片很難完成所有的工作，這就需要和其他芯片配合起  來工作。比如現(xiàn)在的CPU的處理能力越來越強(qiáng)，很多CPU內(nèi)部甚至集成了顯示處理的功  能，但是仍然需要配合外部的內(nèi)存芯片來存儲(chǔ)臨時(shí)的數(shù)據(jù)，需要配合橋接芯片擴(kuò)展硬盤、 USB等接口；現(xiàn)代的FPGA內(nèi)部也可以集成CPU、DSP、RAM、高速收發(fā)器等，但有些  場(chǎng)合可能還需要配合用的DSP來進(jìn)一步提高浮點(diǎn)處理效率，配合額外的內(nèi)存芯片來擴(kuò)展  存儲(chǔ)空間，配合用的物理層芯片來擴(kuò)展網(wǎng)口、USB等，或者需要多片F(xiàn)PGA互連來提高處  理能力。所有這一切，都需要用到相應(yīng)的總線來實(shí)現(xiàn)多個(gè)數(shù)字芯片間的互連。如果我們把  各個(gè)功能芯片想象成人體的各個(gè)功能，總線就是血脈和經(jīng)絡(luò)，通過這些路徑，各個(gè)功能  模塊間才能進(jìn)行有效的數(shù)據(jù)交換和協(xié)同工作。 測(cè)量數(shù)字信號(hào)測(cè)試配件