多端口矩陣測試DDR3測試調(diào)試

來源: 發(fā)布時(shí)間:2023-08-04

那么在下面的仿真分析過程中,我們是不是可以就以這兩個(gè)圖中的時(shí)序要求作為衡量標(biāo)準(zhǔn)來進(jìn)行系統(tǒng)設(shè)計(jì)呢?答案是否定的,因?yàn)殡m然這個(gè)時(shí)序是規(guī)范中定義的標(biāo)準(zhǔn),但是在系統(tǒng)實(shí)現(xiàn)中,我們所使用的是Micron的產(chǎn)品,而后面系統(tǒng)是否能夠正常工作要取決干我們對(duì)Micron芯片的時(shí)序控制程度。所以雖然我們通過閱讀DDR規(guī)范文件了解到基本設(shè)計(jì)要求,但是具體實(shí)現(xiàn)的參數(shù)指標(biāo)要以Micron芯片的數(shù)據(jù)手冊為準(zhǔn)。換句話說,DDR的工業(yè)規(guī)范是芯片制造商Micron所依據(jù)的標(biāo)準(zhǔn),而我們設(shè)計(jì)系統(tǒng)時(shí),既然使用了Micron的產(chǎn)品,那么系統(tǒng)的性能指標(biāo)分析就要以Micron的產(chǎn)品為準(zhǔn)。所以,接下來的任務(wù)就是我們要在Micron的DDR芯片手冊和作為控制器的FPGA數(shù)據(jù)手冊中,找到類似的DDR規(guī)范的設(shè)計(jì)要求和具體的設(shè)計(jì)參數(shù)。如何選擇適用于DDR3一致性測試的工具?多端口矩陣測試DDR3測試調(diào)試

多端口矩陣測試DDR3測試調(diào)試,DDR3測試

DDRx接口信號(hào)的時(shí)序關(guān)系

DDR3的時(shí)序要求大體上和DDR2類似,作為源同步系統(tǒng),主要有3組時(shí)序設(shè)計(jì)要求。 一組是DQ和DQS的等長關(guān)系,也就是數(shù)據(jù)和選通信號(hào)的時(shí)序;一組是CLK和ADDR/CMD/ CTRL的等長關(guān)系,也就是時(shí)鐘和地址控制總線的關(guān)系;一組是CLK和DQS的關(guān)系, 也就是時(shí)鐘和選通信號(hào)的關(guān)系。其中數(shù)據(jù)和選通信號(hào)的時(shí)序關(guān)系又分為讀周期和寫周期兩個(gè) 方向的時(shí)序關(guān)系。

要注意各組時(shí)序的嚴(yán)格程度是不一樣的,作為同組的數(shù)據(jù)和選通信號(hào),需要非常嚴(yán)格的 等長關(guān)系。Intel或者一些大芯片廠家,對(duì)DQ組的等長關(guān)系經(jīng)常在土25mil以內(nèi),在高速的 DDR3設(shè)計(jì)時(shí),甚至?xí)笤凇?mil以內(nèi)。相對(duì)來說地址控制和時(shí)鐘組的時(shí)序關(guān)系會(huì)相對(duì)寬松 一些,常見的可能有幾百mil。同時(shí)要留意DQS和CLK的關(guān)系,在絕大多數(shù)的DDR設(shè)計(jì)里 是松散的時(shí)序關(guān)系,DDR3進(jìn)行Fly-by設(shè)計(jì)后更是降低了 DQS和CLK之間的時(shí)序控制要求。 重慶DDR3測試項(xiàng)目DDR3內(nèi)存的一致性測試是否會(huì)降低內(nèi)存模塊的壽命?

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多數(shù)電子產(chǎn)品,從智能手機(jī)、PC到服務(wù)器,都用著某種形式的RAM存儲(chǔ)設(shè)備。由于相 對(duì)較低的每比特的成本提供了速度和存儲(chǔ)很好的結(jié)合,SDRAM作為大多數(shù)基于計(jì)算機(jī)產(chǎn)品 的主流存儲(chǔ)器技術(shù)被廣泛應(yīng)用于各種高速系統(tǒng)設(shè)計(jì)中。

DDR是雙倍數(shù)率的SDRAM內(nèi)存接口,其規(guī)范于2000年由JEDEC (電子工程設(shè)計(jì)發(fā)展 聯(lián)合協(xié)會(huì))發(fā)布。隨著時(shí)鐘速率和數(shù)據(jù)傳輸速率不斷增加帶來的性能提升,電子工程師在確 保系統(tǒng)性能指標(biāo),或確保系統(tǒng)內(nèi)部存儲(chǔ)器及其控制設(shè)備的互操作性方面的挑戰(zhàn)越來越大。存 儲(chǔ)器子系統(tǒng)的信號(hào)完整性早已成為電子工程師重點(diǎn)考慮的棘手問題。

DDR信號(hào)的DC和AC特性要求之后,不知道有什么發(fā)現(xiàn)沒有?對(duì)于一般信號(hào)而言,DC和AC特性所要求(或限制)的就是信號(hào)的電平大小問題。但是在DDR中的AC特性規(guī)范中,我們可以注意一下,其Overshoot和Undershoot指向的位置,到底代表什么含義?有些讀者可能已經(jīng)發(fā)現(xiàn),是沒有辦法從這個(gè)指示當(dāng)中獲得準(zhǔn)確的電壓值的。這是因?yàn)?,在DDR中,信號(hào)的AC特性所要求的不再是具體的電壓值,而是一個(gè)電源和時(shí)間的積分值。影面積所示的大小,而申壓和時(shí)間的積分值,就是能量!因此,對(duì)于DDR信號(hào)而言,其AC特性中所要求的不再是具體的電壓幅值大小,而是能量的大小!這一點(diǎn)是不同于任何一個(gè)其他信號(hào)體制的,而且能量信號(hào)這個(gè)特性,會(huì)延續(xù)在所有的DDRx系統(tǒng)當(dāng)中,我們會(huì)在DDR2和DDR3的信號(hào)體制中,更加深刻地感覺到能量信號(hào)對(duì)于DDRx系統(tǒng)含義。當(dāng)然,除了能量的累積不能超過AC規(guī)范外,比較大的電壓值和小的電壓值一樣也不能超過極限,否則,無需能量累積,足夠高的電壓就可以一次擊穿器件。DDR3內(nèi)存的一致性測試是否適用于特定應(yīng)用程序和軟件環(huán)境?

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DDR3信號(hào)質(zhì)量問題及仿真解決案例隨著DDR信號(hào)速率的升高,信號(hào)電平降低,信號(hào)質(zhì)量問題也會(huì)變得突出。比如DDR1的數(shù)據(jù)信號(hào)通常用在源端加上匹配電阻來改善波形質(zhì)量;DDR2/3/4會(huì)將外部電阻變成內(nèi)部ODT;對(duì)于多負(fù)載的控制命令信號(hào),DDR1/2/3可以在末端添加VTT端接,而DDR4則將采 用VDD的上拉端接。在CLK的差分端接及控制芯片驅(qū)動(dòng)能力的選擇等方面,可以通過仿真 來得到正確驅(qū)動(dòng)和端接,使DDR工作時(shí)信號(hào)質(zhì)量改善,從而增大DDRI作時(shí)序裕量。DDR3一致性測試是否需要經(jīng)常進(jìn)行?四川DDR3測試系列

一致性測試是否適用于服務(wù)器上的DDR3內(nèi)存模塊?多端口矩陣測試DDR3測試調(diào)試

從DDR1、DDR2、DDR3至U DDR4,數(shù)據(jù)率成倍增加,位寬成倍減小,工作電壓持續(xù)降 低,而電壓裕量從200mV減小到了幾十毫伏。總的來說,隨著數(shù)據(jù)傳輸速率的增加和電壓裕 量的降低,DDRx內(nèi)存子系統(tǒng)對(duì)信號(hào)完整性、電源完整性及時(shí)序的要求越來越高,這也給系 統(tǒng)設(shè)計(jì)帶來了更多、更大的挑戰(zhàn)。

Bank> Rank及內(nèi)存模塊

1.BankBank是SDRAM顆粒內(nèi)部的一種結(jié)構(gòu),它通過Bank信號(hào)BA(BankAddress)控制,可以把它看成是對(duì)地址信號(hào)的擴(kuò)展,主要目的是提高DRAM顆粒容量。對(duì)應(yīng)于有4個(gè)Bank的內(nèi)存顆粒,其Bank信號(hào)為BA[1:O],而高容量DDR2和DDR3顆粒有8個(gè)Bank,對(duì)應(yīng)Bank信號(hào)為BA[2:0],在DDR4內(nèi)存顆粒內(nèi)部有8個(gè)或16個(gè)Bank,通過BA信號(hào)和BG(BankGroup)信號(hào)控制。2GB容量的DDR3SDRAM功能框圖,可以從中看到芯片內(nèi)部由8個(gè)Bank組成(BankO,Bankl,…,Bank7),它們通過BA[2:0]這三條信號(hào)進(jìn)行控制。 多端口矩陣測試DDR3測試調(diào)試

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