北京DDR一致性測試聯(lián)系方式

通常測量眼圖很有效的一種方法就是使用示波器的眼圖測量功能，即用時鐘做觸發(fā)對數(shù) 據(jù)信號進行累積，看累積結(jié)果的差情況是否在可以容許的范圍內(nèi)。但遺憾的是，想用這種 方法直接測量DDR的信號質(zhì)量非常困難，因為DDR信號讀寫時序是不一樣的。

可以看到，寫數(shù)據(jù)(DQ)的跳變位置對應(yīng)著鎖存信號(DQS)的中心，而 讀數(shù)據(jù)的跳變位置卻對應(yīng)著鎖存信號的邊沿，而且在總線上還有三態(tài)，因此如果直接用DQS 觸發(fā)對DQ累積進行眼圖測量的話，會得到的結(jié)果。 擴展 DDR4 和 LPDDR4 合規(guī)性測試軟件的功能。北京DDR一致性測試聯(lián)系方式

DDR 規(guī)范的 DC 和 AC 特性

對于任何一種接口規(guī)范的設(shè)計，首先要搞清楚系統(tǒng)中傳輸?shù)氖鞘裁礃拥男盘?，也就是?qū)動器能發(fā)出什么樣的信號，接收器能接受和判別什么樣的信號，用術(shù)語講，就是信號的DC和AC特性要求。

在DDR規(guī)范文件JEDEC79R的第51頁[TABLE6:ELECTRICALCHARACTERISTICSANDDCOPERATINGCONDITIONS]中對DDR的DC有明確要求:VCC=+2.5V+0.2V，Vref=+1.25V±0.05V，VTT=Vref±0.04V.

在我們的實際設(shè)計中，除了要精確設(shè)計供電電源模塊之外，還需要對整個電源系統(tǒng)進行PI仿真，而這是高速系統(tǒng)設(shè)計中另一個需要考慮的問題，在這里我們先不討論它，暫時認為系統(tǒng)能夠提供穩(wěn)定的供電電源。

除DC特性外，我們還應(yīng)該注意規(guī)范中提到的AC特性，所謂AC特性，就是信號在高速利轉(zhuǎn)狀態(tài)下所表現(xiàn)出的動態(tài)變化特性。DDR規(guī)范中第60頁，對外于云態(tài)變化的地址信號、控制信號及數(shù)據(jù)信號分別給出了交流特性的要求。為方便讀者，現(xiàn)把規(guī)范中對干信號交流特性的要求復(fù)制到這里，作為高速系統(tǒng)設(shè)計的一部分，要確保在我們的系統(tǒng)中，所有處于高速工作狀態(tài)下的DDR信號要符合這個AC特性規(guī)范。 四川DDR一致性測試商家DDR-致性測試探測和夾具；

(2)根據(jù)讀/寫信號的幅度不同進行分離。如果PCB走線長度比較 長，在不同位置測試時可能讀/寫信號的幅度不太一樣，可以基于幅度進行觸發(fā)分離。但是 這種方法對于走線長度不長或者讀/寫信號幅度差別不大的場合不太適用。

(3)根據(jù)RAS、CAS、CS、WE等控制信號進行分離。這種方法使用控制信號的讀/寫  來判決當前的讀寫指令，是可靠的方法。但是由于要同時連接多個控制信號以及Clk、 DQS、DQ等信號，要求示波器的通道數(shù)多于4個，只有帶數(shù)字通道的混合信號示波器才能  滿足要求，而且數(shù)字通道的采樣率也要比較高。圖5.11是用帶高速數(shù)字通道的示波器觸發(fā)  并采集到的DDR信號波形。

測試軟件運行后，示波器會自動設(shè)置時基、垂直增益、觸發(fā)等參數(shù)進行測量并匯總成一 個測試報告，測試報告中列出了測試的項目、是否通過、spec的要求、實測值、margin等。 自動測試軟件進行DDR4眼圖睜開度測量的一個例子。信號質(zhì)量的測試還可以  輔 助 用 戶 進 行 內(nèi) 存 參 數(shù) 的 配 置 ， 比 如 高 速 的 D D R 芯 片 都 提 供 有 O D T ( O n D i e Termination)的功能，用戶可以通過軟件配置改變內(nèi)存芯片中的匹配電阻，并分析對信號質(zhì) 量的影響。

除了一致性測試以外，DDR測試軟件還可以支持調(diào)試功能。比如在某個關(guān)鍵參數(shù)測試 失敗后，可以針對這個參數(shù)進行Debug。此時，測試軟件會捕獲、存儲一段時間的波形并進 行參數(shù)統(tǒng)計，根據(jù)統(tǒng)計結(jié)果可以查找到參數(shù)違規(guī)時對應(yīng)的波形位置， DDR4 總線物理層仿真測試和協(xié)議層的測試方案；

制定DDR 內(nèi)存規(guī)范的標準化組織是JEDEC(Joint Electron Device Engineering  Council,)。按照JEDEC組織的定義， DDR4 的比較高數(shù)據(jù)速率已經(jīng) 達到了3200MT/s以上，DDR5的比較高數(shù)據(jù)速率則達到了6400MT/s以上。在2016年之 前，LPDDR的速率發(fā)展一直比同一代的DDR要慢一點。但是從LPDDR4開始，由于高性 能移動終端的發(fā)展，LPDDR4的速率開始趕超DDR4。LPDDR5更是比DDR5搶先一步在 2019年完成標準制定，并于2020年在的移動終端上開始使用。DDR5的規(guī)范 (JESD79-5)于2020年發(fā)布，并在2021年開始配合Intel等公司的新一代服務(wù)器平臺走向商 用。圖5.2展示了DRAM技術(shù)速率的發(fā)展。DDR命令、地址和地址總線的建立時間和保持時間定義。天津測量DDR一致性測試

DDR DDR2 DDR3 DDR4 和 DDR5 內(nèi)存帶寬；北京DDR一致性測試聯(lián)系方式

以上只是 一 些進行DDR讀/寫信號分離的常用方法，根據(jù)不同的信號情況可以做選 擇。對于DDR信號的 一 致性測試來說，用戶還可以選擇另外的方法，比如根據(jù)建立/保持 時間的不同進行分離或者基于CA信號突發(fā)時延的方法(CA高接下來對應(yīng)讀操作，CA低 接下來對應(yīng)寫操作)等，甚至未來有可能采用一些機器學習(Machine Learning)的方法對 讀/寫信號進行判別。讀時序和寫時序波形分離出來以后，就可以方便地進行波形參數(shù)或者 眼圖模板的測量。

克勞德高速數(shù)字信號測試實驗室 北京DDR一致性測試聯(lián)系方式

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