中國(guó)澳門數(shù)字信號(hào)測(cè)試維保

數(shù)字信號(hào)并行總線與串行總線(Parallel and Serial Bus)

雖然隨著技術(shù)的發(fā)展，現(xiàn)代的數(shù)字芯片已經(jīng)集成了越來(lái)越多的功能，但是對(duì)于稍微復(fù)雜  一點(diǎn)的系統(tǒng)來(lái)說(shuō)，很多時(shí)候單獨(dú)一個(gè)芯片很難完成所有的工作，這就需要和其他芯片配合起  來(lái)工作。比如現(xiàn)在的CPU的處理能力越來(lái)越強(qiáng)，很多CPU內(nèi)部甚至集成了顯示處理的功  能，但是仍然需要配合外部的內(nèi)存芯片來(lái)存儲(chǔ)臨時(shí)的數(shù)據(jù)，需要配合橋接芯片擴(kuò)展硬盤、 USB等接口；現(xiàn)代的FPGA內(nèi)部也可以集成CPU、DSP、RAM、高速收發(fā)器等，但有些  場(chǎng)合可能還需要配合用的DSP來(lái)進(jìn)一步提高浮點(diǎn)處理效率，配合額外的內(nèi)存芯片來(lái)擴(kuò)展  存儲(chǔ)空間，配合用的物理層芯片來(lái)擴(kuò)展網(wǎng)口、USB等，或者需要多片F(xiàn)PGA互連來(lái)提高處  理能力。所有這一切，都需要用到相應(yīng)的總線來(lái)實(shí)現(xiàn)多個(gè)數(shù)字芯片間的互連。如果我們把  各個(gè)功能芯片想象成人體的各個(gè)功能，總線就是血脈和經(jīng)絡(luò)，通過(guò)這些路徑，各個(gè)功能  模塊間才能進(jìn)行有效的數(shù)據(jù)交換和協(xié)同工作。 數(shù)字信號(hào)的時(shí)鐘分配（Clock Distribution）;中國(guó)澳門數(shù)字信號(hào)測(cè)試維保

這種并/串轉(zhuǎn)換方法由于不涉及信號(hào)的編解碼，結(jié)構(gòu)簡(jiǎn)單，效率較高，但是需要收發(fā)端進(jìn)行精確的時(shí)鐘同步以控制信號(hào)的復(fù)用和解復(fù)用操作，因此需要專門的時(shí)鐘傳輸通道，而且串行信號(hào)上一旦出現(xiàn)比較大的抖動(dòng)就會(huì)造成串/并轉(zhuǎn)換的錯(cuò)誤。

因此，這種簡(jiǎn)單的并/串轉(zhuǎn)換方式一般用于比較關(guān)注傳輸效率的芯片間的短距離互連或者一些光端機(jī)信號(hào)的傳輸中。另外，由于信號(hào)沒有經(jīng)過(guò)任何編碼，信號(hào)中可能會(huì)出現(xiàn)比較長(zhǎng)的連續(xù)的0或者連續(xù)的1,因此信號(hào)必須采用直流耦合方式，收發(fā)端一旦存在比較大的共模或地噪聲，會(huì)嚴(yán)重影響信號(hào)質(zhì)量，因此這種并/串轉(zhuǎn)換方式用于電信號(hào)傳輸時(shí)或者傳輸速率不太高(通常<1Gbps),或者傳輸距離不太遠(yuǎn)(通常<50cm)的場(chǎng)合。 中國(guó)澳門數(shù)字信號(hào)測(cè)試維保什么是數(shù)字信號(hào)(DigitalSignal)；

抖動(dòng)的頻率范圍。抖動(dòng)實(shí)際上是時(shí)間上的噪聲，其時(shí)間偏差的變化頻率可能比較  快也可能比較慢。通常把變化頻率超過(guò)10Hz以上的抖動(dòng)成分稱為jitter,而變化頻率低于  10Hz的抖動(dòng)成分稱為wander(漂移)。wander主要反映的是時(shí)鐘源隨著時(shí)間、溫度等的緩  慢變化，影響的是時(shí)鐘或定時(shí)信號(hào)的***精度。在通信或者信號(hào)傳輸中，由于收發(fā)雙方都會(huì)  采用一定的時(shí)鐘架構(gòu)來(lái)進(jìn)行時(shí)鐘的分配和同步，緩慢的時(shí)鐘漂移很容易被跟蹤上或補(bǔ)償?shù)簦?因此wander對(duì)于數(shù)字電路傳輸?shù)恼`碼率影響不大，高速數(shù)字電路測(cè)量中關(guān)心的主要是高  頻的jitter。

采用前向時(shí)鐘的總線因?yàn)橛袑ｉT的時(shí)鐘通路，不需要再對(duì)數(shù)據(jù)進(jìn)行編解碼，所以總線效率一般都比較高。還有一個(gè)優(yōu)點(diǎn)是線路噪聲和抖動(dòng)對(duì)于時(shí)鐘和數(shù)據(jù)線的影響基本是一樣的(因?yàn)樽呔€通常都在一起),所以對(duì)系統(tǒng)的影響可以消除到小。

嵌入式時(shí)鐘的電路對(duì)于線路上的高頻抖動(dòng)非常敏感，而采用前向時(shí)鐘的電路對(duì)高頻抖動(dòng)的敏感度就相對(duì)小得多。前向時(shí)鐘總線典型的數(shù)據(jù)速率在500Mbps～12Gbps.

在前向時(shí)鐘的拓?fù)淇偩€中，時(shí)鐘速率通常是數(shù)據(jù)速率的一半(也有采用1/4速率、1/10或其他速率的),數(shù)據(jù)在上下邊沿都采樣，也就是通常所說(shuō)的DDR方式。使用DDR采樣的好處是時(shí)鐘線和數(shù)據(jù)線在設(shè)計(jì)上需要的帶寬是一樣的，任何設(shè)計(jì)上的局限性(比如傳輸線的衰減特性)對(duì)于時(shí)鐘和數(shù)據(jù)線的影響是一樣的。

前向時(shí)鐘在一些關(guān)注效率、實(shí)時(shí)性，同時(shí)需要高吞吐量的總線上應(yīng)用比較，比如DDR總線、GDDR總線、HDMI總線、Intel公司CPU互連的QPI/UPI總線等。 傳統(tǒng)的數(shù)字信號(hào)帶寬計(jì)算；

為了提高信號(hào)在高速率、長(zhǎng)距離情況下傳輸?shù)目煽啃?，大部分高速的?shù)字串行總線都會(huì)采用差分信號(hào)進(jìn)行信號(hào)傳輸。差分信號(hào)是用一對(duì)反相的差分線進(jìn)行信號(hào)傳輸，發(fā)送端采用差分的發(fā)送器，接收端相應(yīng)采用差分的接收器。圖1.13是一個(gè)差分線的傳輸模型及真實(shí)的差分PCB走線。

采用差分傳輸方式后，由于差分線對(duì)中正負(fù)信號(hào)的走線是緊密耦合在一起的，所以外界噪聲對(duì)于兩根信號(hào)線的影響是一樣的。而在接收端，由于其接收器是把正負(fù)信號(hào)相減的結(jié)果作為邏輯判決的依據(jù)，因此即使信號(hào)線上有嚴(yán)重的共模噪聲或者地電平的波動(dòng)，對(duì)于的邏輯電平判決影響很小。相對(duì)于單端傳輸方式，差分傳輸方式的抗干擾、抗共模噪聲能力 提高。 什么是模擬信號(hào)？數(shù)字信號(hào)？上海數(shù)字信號(hào)測(cè)試信號(hào)完整性測(cè)試

數(shù)字信號(hào)是離散的。它的幅度被限制在一個(gè)確定的值。中國(guó)澳門數(shù)字信號(hào)測(cè)試維保

要把并行的信號(hào)通過(guò)串行總線傳輸，一般需要對(duì)數(shù)據(jù)進(jìn)行并/串轉(zhuǎn)換。為了進(jìn)一步減少傳輸線的數(shù)量和提高傳輸距離，很多高速數(shù)據(jù)總線采用嵌入式時(shí)鐘和8b/10b的數(shù)據(jù)編碼方式。8b/10b編碼由于直流平衡、支持AC耦合、可嵌入時(shí)鐘信息、抗共模干擾能力強(qiáng)、編解碼結(jié)構(gòu)相對(duì)簡(jiǎn)單等優(yōu)點(diǎn)，在很多高速的數(shù)字總線如FiberChannel、PCIe、SATA、USB3.0、DisplayPort、XAUI、RapidIO等接口上得到廣泛應(yīng)用。圖1.20是一路串行的2.5Gbps的8b/10b編碼后的數(shù)據(jù)流以及相應(yīng)的解碼結(jié)果，從中可以明顯看到解出的K28.5等控制碼以及相應(yīng)的數(shù)據(jù)信息。中國(guó)澳門數(shù)字信號(hào)測(cè)試維保

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