青海數(shù)字信號(hào)測(cè)試配件

為了提高信號(hào)在高速率、長(zhǎng)距離情況下傳輸?shù)目煽啃?，大部分高速的?shù)字串行總線都會(huì)采用差分信號(hào)進(jìn)行信號(hào)傳輸。差分信號(hào)是用一對(duì)反相的差分線進(jìn)行信號(hào)傳輸，發(fā)送端采用差分的發(fā)送器，接收端相應(yīng)采用差分的接收器。圖1.13是一個(gè)差分線的傳輸模型及真實(shí)的差分PCB走線。

采用差分傳輸方式后，由于差分線對(duì)中正負(fù)信號(hào)的走線是緊密耦合在一起的，所以外界噪聲對(duì)于兩根信號(hào)線的影響是一樣的。而在接收端，由于其接收器是把正負(fù)信號(hào)相減的結(jié)果作為邏輯判決的依據(jù)，因此即使信號(hào)線上有嚴(yán)重的共模噪聲或者地電平的波動(dòng)，對(duì)于的邏輯電平判決影響很小。相對(duì)于單端傳輸方式，差分傳輸方式的抗干擾、抗共模噪聲能力 提高。 數(shù)字信號(hào)是離散的。它的幅度被限制在一個(gè)確定的值。青海數(shù)字信號(hào)測(cè)試配件

對(duì)于并行總線來(lái)說(shuō)，更致命的是這種總線上通常掛有多個(gè)設(shè)備，且讀寫(xiě)共用，各種信號(hào)分叉造成的反射問(wèn)題使得信號(hào)質(zhì)量進(jìn)一步惡化。

為了解決并行總線占用尺寸過(guò)大且對(duì)布線等長(zhǎng)要求過(guò)于苛刻的問(wèn)題，隨著芯片技術(shù)的發(fā)展和速度的提升，越來(lái)越多的數(shù)字接口開(kāi)始采用串行總線。所謂串行總線，就是并行的數(shù)據(jù)在總線上不再是并行地傳輸，而是時(shí)分復(fù)用在一根或幾根線上傳輸。比如在并行總線上 傳輸1Byte的數(shù)據(jù)寬度需要8根線，而如果把這8根線上的信號(hào)時(shí)分復(fù)用在一根線上就可 以減少需要的走線數(shù)量，同時(shí)也不需要再考慮8根線之間的等長(zhǎng)關(guān)系。 河北數(shù)字信號(hào)測(cè)試數(shù)字此案好的上升時(shí)間（Rising Time）;

需要注意的是，采用8b/10b編碼方式也是有缺點(diǎn)的，比較大的缺點(diǎn)就是8bit到10bit的編碼會(huì)造成額外的20%的編碼開(kāi)銷(xiāo)，所以很多10Gbps左右或更高速率的總線不再使用8b/10b編碼方式。比如PCIe1.0和PCIe2.0的總線速率分別為2.5Gbps和5Gbps,都是采用8b/10b編碼，而PCle3.0、PCle4.0、PCle5.0的總線速率分別達(dá)到8Gbps、16Gbps和32Gbps,并通過(guò)效率更高的128b/130b的編碼結(jié)合擾碼的方法來(lái)實(shí)現(xiàn)直流平衡和嵌入式時(shí)鐘。另一個(gè)例子是FibreChannel總線，1xFC、2xFC、4xFC、8xFC的數(shù)據(jù)速率分別為1.0625Gbps、2 . 125Gbps,4 . 25Gbps 、8 . 5Gbps,都是采用8b/10b編碼，而16xFC 、32xFC 的數(shù)據(jù)速率分別  為14.025Gbps和28.05Gbps,采用的是效率更高的64b/66b編碼方式。64b/66b編碼在 10G和100G以太網(wǎng)中也有廣泛應(yīng)用。

數(shù)字信號(hào)的預(yù)加重(Pre-emphasis)

如前所述，很多常用的電路板材料或者電纜在高頻時(shí)都會(huì)呈現(xiàn)出高損耗的特性。目前的高速串行總線速度不斷提升，使得流行的電路板材料達(dá)到極限從而對(duì)信號(hào)有較大的損耗，這可能導(dǎo)致接收端的信號(hào)極其惡劣以至于無(wú)法正確還原和解碼信號(hào)，從而出現(xiàn)傳輸誤碼。如果我們觀察高速的數(shù)字信號(hào)經(jīng)過(guò)長(zhǎng)的傳輸通道傳輸后到達(dá)接收端的眼圖，它可能是閉合的或者接近閉合的。因此工程師可以有兩種選擇：一種是在設(shè)計(jì)中使用較為昂貴的電路板材料；另一種是仍然沿用現(xiàn)有材料，但采用某種技術(shù)來(lái)補(bǔ)償傳輸通道的損耗影響。考慮到在高速率的情況下低損耗的電路板材料和電纜的成本過(guò)高，我們通常會(huì)優(yōu)先嘗試相應(yīng)的信號(hào)補(bǔ)償技術(shù)，預(yù)加重(Pre-emphasis)和均衡就是高速數(shù)字電路中常用的兩種信號(hào)補(bǔ)償技術(shù)。
模擬信號(hào)和數(shù)字信號(hào)的差異；

簡(jiǎn)單的去加重實(shí)現(xiàn)方法是把輸出信號(hào)延時(shí)一個(gè)或多個(gè)比特后乘以一個(gè)加權(quán)系數(shù)并和 原信號(hào)相加。一個(gè)實(shí)現(xiàn)4階去加重的簡(jiǎn)單原理圖。

去加重方法實(shí)際上壓縮了信號(hào)直流電平的幅度，去加重的比例越大，信號(hào)直流電平被壓縮得越厲害，因此去加重的幅度在實(shí)際應(yīng)用中一般很少超過(guò)-9.5dB。做完預(yù)加重或者去加重的信號(hào)，如果在信號(hào)的發(fā)送端(TX)直接觀察，并不是理想的眼圖。圖1.31所示是在發(fā)送端看到的一個(gè)帶-3.5dB預(yù)加重的10Gbps的信號(hào)眼圖，從中可以看到有明顯的“雙眼皮”現(xiàn)象。 數(shù)字信號(hào)處理系統(tǒng)架構(gòu)分析；河北數(shù)字信號(hào)測(cè)試

數(shù)字信號(hào)處理系統(tǒng)設(shè)計(jì)流程；青海數(shù)字信號(hào)測(cè)試配件

值得注意的是，在同步電路中，如果要得到穩(wěn)定的邏輯狀態(tài)，對(duì)于采樣時(shí)鐘和信號(hào)間的時(shí)序關(guān)系是有要求的。比如，如果時(shí)鐘的有效邊沿正好對(duì)應(yīng)到數(shù)據(jù)的跳變區(qū)域附近，可能會(huì)采樣到不可靠的邏輯狀態(tài)。數(shù)字電路要得到穩(wěn)定的邏輯狀態(tài)，通常都要求在采樣時(shí)鐘有效邊沿到來(lái)時(shí)被采信號(hào)已經(jīng)提前建立一個(gè)新的邏輯狀態(tài)，這個(gè)提前的時(shí)間通常稱(chēng)為建立時(shí)間(SetupTime);同樣，在采樣時(shí)鐘的有效邊沿到來(lái)后，被采信號(hào)還需要保持這個(gè)邏輯狀態(tài)一定時(shí)間以保證采樣數(shù)據(jù)的穩(wěn)定，這個(gè)時(shí)間通常稱(chēng)為保持時(shí)間(HoldTime)。如圖1.6所示是一個(gè)典型的D觸發(fā)器對(duì)建立和保持時(shí)間的要求。Data信號(hào)在CLK信號(hào)的有效邊沿到來(lái)t、前必須建立穩(wěn)定的邏輯狀態(tài)，在CLK有效邊沿到來(lái)后還要保持當(dāng)前邏輯狀態(tài)至少tn這么久，否則有可能造成數(shù)據(jù)采樣的錯(cuò)誤。青海數(shù)字信號(hào)測(cè)試配件

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