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值得注意的是，在同步電路中，如果要得到穩(wěn)定的邏輯狀態(tài)，對于采樣時(shí)鐘和信號間的時(shí)序關(guān)系是有要求的。比如，如果時(shí)鐘的有效邊沿正好對應(yīng)到數(shù)據(jù)的跳變區(qū)域附近，可能會(huì)采樣到不可靠的邏輯狀態(tài)。數(shù)字電路要得到穩(wěn)定的邏輯狀態(tài)，通常都要求在采樣時(shí)鐘有效邊沿到來時(shí)被采信號已經(jīng)提前建立一個(gè)新的邏輯狀態(tài)，這個(gè)提前的時(shí)間通常稱為建立時(shí)間(SetupTime);同樣，在采樣時(shí)鐘的有效邊沿到來后，被采信號還需要保持這個(gè)邏輯狀態(tài)一定時(shí)間以保證采樣數(shù)據(jù)的穩(wěn)定，這個(gè)時(shí)間通常稱為保持時(shí)間(HoldTime)。如圖1.6所示是一個(gè)典型的D觸發(fā)器對建立和保持時(shí)間的要求。Data信號在CLK信號的有效邊沿到來t、前必須建立穩(wěn)定的邏輯狀態(tài)，在CLK有效邊沿到來后還要保持當(dāng)前邏輯狀態(tài)至少tn這么久，否則有可能造成數(shù)據(jù)采樣的錯(cuò)誤。數(shù)字信號是一種信號與自變量和因變量的分散。變量通常用整數(shù)表示的，而因變量的數(shù)量有限的數(shù)字表示。中國澳門數(shù)字信號測試銷售電話

我們經(jīng)常使用到的總線根據(jù)數(shù)據(jù)傳輸方式的不同，可以分為并行總線和串行總線。

并行總線是數(shù)字電路中早也是普遍采用的總線結(jié)構(gòu)。在這種總線上，數(shù)據(jù)線、地址線、控制線等都是并行傳輸，比如要傳輸8位的數(shù)據(jù)寬度，就需要8根數(shù)據(jù)信號線同時(shí)傳輸；如果要傳輸32位的數(shù)據(jù)寬度，就需要32根數(shù)據(jù)信號線同時(shí)傳輸。除了數(shù)據(jù)線以外，如果要尋址比較大的地址空間，還需要很多根地址線的組合來不同的地址空間。圖1.7是一個(gè)典型的微處理器的并行總線的工作時(shí)序，其中包含了1根時(shí)鐘線、16根數(shù)據(jù)線、16根地址線以及一些讀寫控制信號。 中國澳門數(shù)字信號測試銷售電話抖動(dòng)是數(shù)字信號，特別是高速數(shù)字信號重要的一個(gè)概念，越是高速的信號，其比特周期越短對于抖動(dòng)要求就嚴(yán)格；

為了提高信號在高速率、長距離情況下傳輸?shù)目煽啃?，大部分高速的?shù)字串行總線都會(huì)采用差分信號進(jìn)行信號傳輸。差分信號是用一對反相的差分線進(jìn)行信號傳輸，發(fā)送端采用差分的發(fā)送器，接收端相應(yīng)采用差分的接收器。圖1.13是一個(gè)差分線的傳輸模型及真實(shí)的差分PCB走線。

采用差分傳輸方式后，由于差分線對中正負(fù)信號的走線是緊密耦合在一起的，所以外界噪聲對于兩根信號線的影響是一樣的。而在接收端，由于其接收器是把正負(fù)信號相減的結(jié)果作為邏輯判決的依據(jù)，因此即使信號線上有嚴(yán)重的共模噪聲或者地電平的波動(dòng)，對于的邏輯電平判決影響很小。相對于單端傳輸方式，差分傳輸方式的抗干擾、抗共模噪聲能力 提高。

對于一個(gè)理想的方波信號，其上升沿是無限陡的，從頻域上看 它是由無限多的奇數(shù)次諧波構(gòu)成的，因此一個(gè)理想方波可以認(rèn)為是無限多奇次正弦諧波 的疊加。

但是對于真實(shí)的數(shù)字信號來說，其上升沿不是無限陡的，因此其高次諧波的能量會(huì)受到 限制。比如圖1.3是用同一個(gè)時(shí)鐘芯片分別產(chǎn)生的50MHz和250MHz的時(shí)鐘信號的頻 譜，我們可以看到雖然兩種情況下輸出時(shí)鐘頻率不一樣，但是信號的主要頻譜能量都集中在 5GHz以內(nèi)，并不見得250MHz時(shí)鐘的頻譜分布就一定比50MHz時(shí)鐘的大5倍。 數(shù)字信號的建立/保持時(shí)間（Setup/Hold Time）;

采用前向時(shí)鐘的總線因?yàn)橛袑ｉT的時(shí)鐘通路，不需要再對數(shù)據(jù)進(jìn)行編解碼，所以總線效率一般都比較高。還有一個(gè)優(yōu)點(diǎn)是線路噪聲和抖動(dòng)對于時(shí)鐘和數(shù)據(jù)線的影響基本是一樣的(因?yàn)樽呔€通常都在一起),所以對系統(tǒng)的影響可以消除到小。

嵌入式時(shí)鐘的電路對于線路上的高頻抖動(dòng)非常敏感，而采用前向時(shí)鐘的電路對高頻抖動(dòng)的敏感度就相對小得多。前向時(shí)鐘總線典型的數(shù)據(jù)速率在500Mbps～12Gbps.

在前向時(shí)鐘的拓?fù)淇偩€中，時(shí)鐘速率通常是數(shù)據(jù)速率的一半(也有采用1/4速率、1/10或其他速率的),數(shù)據(jù)在上下邊沿都采樣，也就是通常所說的DDR方式。使用DDR采樣的好處是時(shí)鐘線和數(shù)據(jù)線在設(shè)計(jì)上需要的帶寬是一樣的，任何設(shè)計(jì)上的局限性(比如傳輸線的衰減特性)對于時(shí)鐘和數(shù)據(jù)線的影響是一樣的。

前向時(shí)鐘在一些關(guān)注效率、實(shí)時(shí)性，同時(shí)需要高吞吐量的總線上應(yīng)用比較，比如DDR總線、GDDR總線、HDMI總線、Intel公司CPU互連的QPI/UPI總線等。 數(shù)字信號抖動(dòng)的成因（Root Cause of Jitter）;中國澳門數(shù)字信號測試銷售電話

數(shù)字總線采用的時(shí)鐘 分配方式大體上可以分為3類，即并行時(shí)鐘、嵌入式時(shí)鐘、前向時(shí)鐘，各有各的應(yīng)用領(lǐng)域。中國澳門數(shù)字信號測試銷售電話

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