黑龍江數(shù)字信號測試廠家現(xiàn)貨

采用并行總線的另外一個問題在于總線的吞吐量很難持續(xù)提升。對于并行總線來說， 其總線吞吐量=數(shù)據(jù)線位數(shù)×數(shù)據(jù)速率。我們可以通過提升數(shù)據(jù)線的位數(shù)來提高總線吞吐  量，也可以通過提升數(shù)據(jù)速率來提高總線吞吐量。以個人計算機中曾經(jīng)非常流行的PCI總  線為例，其**早推出時總線是32位的數(shù)據(jù)線，工作時鐘頻率是33MHz,其總線吞吐量=  32bit×33MHz;后來為了提升其總線吞吐量推出的PCI-X總線，把總線寬度擴展到64位， 工作時鐘頻率比較高提升到133MHz,其總線吞吐量=64bit×133MHz。是PCI插槽  和PCI-X插槽的一個對比，可以看到PCI-X由于使用了更多的數(shù)據(jù)線，其插槽更長。

但是隨著人們對于總線吞吐量要求的不斷提高，這種提升總線帶寬的方式遇到了瓶頸。首先由于芯片尺寸和布線空間的限制，64位數(shù)據(jù)寬度已經(jīng)幾乎是極限了。另外，這64根數(shù)據(jù)線共用一個采樣時鐘，為了保證所有的信號都滿足其建立保持時間的要求，在PCB上布線、換層、拐彎時需要保證精確等長。而總線工作速率越高，對于各條線的等長要求就越高，對于這么多根信號要實現(xiàn)等長的布線是很難做到的。

用邏輯分析儀采集到的一個實際的8位總線的工作時序，可以看到在數(shù)據(jù)從0x00跳變到0xFF狀態(tài)過程中，這8根線實際并不是精確一起跳變的。 數(shù)字信號有哪些出來方式；黑龍江數(shù)字信號測試廠家現(xiàn)貨

對于一個理想的方波信號，其上升沿是無限陡的，從頻域上看 它是由無限多的奇數(shù)次諧波構(gòu)成的，因此一個理想方波可以認為是無限多奇次正弦諧波 的疊加。

但是對于真實的數(shù)字信號來說，其上升沿不是無限陡的，因此其高次諧波的能量會受到 限制。比如圖1.3是用同一個時鐘芯片分別產(chǎn)生的50MHz和250MHz的時鐘信號的頻 譜，我們可以看到雖然兩種情況下輸出時鐘頻率不一樣，但是信號的主要頻譜能量都集中在 5GHz以內(nèi)，并不見得250MHz時鐘的頻譜分布就一定比50MHz時鐘的大5倍。 機械數(shù)字信號測試數(shù)字設(shè)備是由很多電路組成來實現(xiàn)一定的功能，系統(tǒng)中的各個部分通過數(shù)字信號的傳輸來進行信息和數(shù)據(jù)的交互。

克勞德高速數(shù)字信號測試實驗室

  數(shù)字信號測試方法：

需要特別注意，當(dāng)數(shù)字信號的電壓介于判決閾值的上限和下限之間時，其邏輯狀態(tài)是不 確定的狀態(tài)。所謂的“不確定”是指如果數(shù)字信號的電壓介于判決閾值的上限和下限之間， 接收端的判決電路有可能把這個狀態(tài)判決為邏輯0,也有可能判決為邏輯1。這種不確定是  我們不期望的，因此很多數(shù)字電路會盡量避免用這種不確定狀態(tài)進行信號傳輸，比如會用一  個同步時鐘只在信號電平穩(wěn)定以后再進行采樣。

數(shù)字信號的上升時間(Rising Time)

任何一個真實的數(shù)字信號在由一個邏輯電平狀態(tài)跳轉(zhuǎn)到另一個邏輯電平狀態(tài)時,其中間的過渡時間都不會是無限短的。信號電平跳變的過渡時間越短，說明信號邊沿越陡。我們通常使用上升時間(RisingTime)這個參數(shù)來衡量信號邊沿的陡緩程度，通常上升時間是指數(shù)字信號由幅度的10%增加到幅度的90%所花的時間(也有些場合會使用20%～80%的上升時間或其他標準)。上升時間越短，說明信號越陡峭。大部分數(shù)字信號的下降時間(信號從幅度的90%下降到幅度的10%所花的時間)和上升時間差不多(也有例外)。圖1.2比較了兩種不同上升時間的數(shù)字信號。上升時間可以客觀反映信號邊沿的陡緩程度，而且由于計算和測量簡單，所以得到的應(yīng)用。對有些非常高速的串行數(shù)字信號，如PCIe、USB3.0、100G以太網(wǎng)等信號，由于信號速率很高，傳輸線對信號的損耗很大，信號波形中很難找到穩(wěn)定的幅度10%和90%的位置，所以有時也會用幅度20%～80%的上升時間來衡量信號的陡緩程度。通常速率越高的信號其上升時間也會更陡一些(但不一定速率低的信號上升時間一定就緩),上升時間是數(shù)字信號分析中的一個非常重要的概念，后面我們會反復(fù)提及和用到這個概念。 數(shù)字信號是由“0”和“1”。

為了保證接收端在時鐘有效沿時采集到正確的數(shù)據(jù)，通常都有建立/保持時間的要求，以避免采到數(shù)據(jù)線上跳變時不穩(wěn)定的狀態(tài)，因此這種總線對于時鐘和數(shù)據(jù)線間走線長度的差異都有嚴格要求。這種并行總線在使用中比較大的挑戰(zhàn)是當(dāng)總線時鐘速率超過幾百MHz后就很難再提高了，因為其很多根并行線很難滿圖1.15并行總線的時鐘傳輸足此時苛刻的走線等長的要求，特別是當(dāng)總線上同時掛有多個設(shè)備時。為了解決并行總線工作時鐘頻率很難提高的問題，一些系統(tǒng)和芯片的設(shè)計廠商提出了嵌入式時鐘的概念。其思路首先是把原來很多根的并行線用一對或多對高速差分線來代替，節(jié)省了布線空間；然后把系統(tǒng)的時鐘信息通過數(shù)據(jù)編碼的方式嵌在數(shù)據(jù)流里，省去了專門的時鐘走線。信號到了接收端，接收端采用相應(yīng)的CDR(clock-datarecovery)電路把數(shù)據(jù)流中內(nèi)嵌的時鐘信息提取出來再對數(shù)據(jù)采樣。圖1.16是一個采用嵌入式時鐘的總線例子。數(shù)字信號處理系統(tǒng)架構(gòu)分析；黑龍江數(shù)字信號測試廠家現(xiàn)貨

數(shù)字 信號處理系統(tǒng)的基本組成；黑龍江數(shù)字信號測試廠家現(xiàn)貨

偽隨機碼型(PRBS)

在進行數(shù)字接口的測試時，有時會用到一些特定的測試碼型。比如我們在進行信號質(zhì)量測試時，如果被測件發(fā)送的只是一些規(guī)律跳變的碼型，可能不了真實通信時的惡劣情況，所以測試時我們會希望被測件發(fā)出的數(shù)據(jù)盡可能地隨機以惡劣的情況。同時，因為這種數(shù)據(jù)流很多時候只是為了測試使用的，用戶的被測件在正常工作時還是要根據(jù)特定的協(xié)議發(fā)送真實的數(shù)據(jù)流，因此產(chǎn)生這種隨機數(shù)據(jù)碼流的電路比較好盡可能簡單，不要額外占用太多的硬件資源。那么怎么用簡單的方法產(chǎn)生盡可能隨機一些的數(shù)據(jù)流輸出呢?首先，因為真正隨機的碼流是很難用簡單的電路實現(xiàn)的，所以我們只需要生成盡可能隨機的碼流就可以了，其中常用的一種數(shù)據(jù)碼流是PRBS(PseudoRandomBinarySequence,偽隨機碼)碼流。PRBS碼的產(chǎn)生非常簡單，圖1.21是PRBS7的產(chǎn)生原理，只需要用到7個移位寄存器和簡單的異或門就可以實現(xiàn)。 黑龍江數(shù)字信號測試廠家現(xiàn)貨

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