DDR測(cè)試
DDR總線上需要測(cè)試的參數(shù)高達(dá)上百個(gè),而且還需要根據(jù)信號(hào)斜率進(jìn)行復(fù)雜的查表修正。為了提高DDR信號(hào)質(zhì)量測(cè)試的效率,比較好使用的測(cè)試軟件進(jìn)行測(cè)試。使用自動(dòng)測(cè)試軟件的優(yōu)點(diǎn)是:自動(dòng)化的設(shè)置向?qū)П苊膺B接和設(shè)置錯(cuò)誤;優(yōu)化的算法可以減少測(cè)試時(shí)間;可以測(cè)試JEDEC規(guī)定的速率,也可以測(cè)試用戶自定義的數(shù)據(jù)速率;自動(dòng)讀/寫分離技術(shù)簡(jiǎn)化了測(cè)試操作;能夠多次測(cè)量并給出一個(gè)統(tǒng)計(jì)的結(jié)果;能夠根據(jù)信號(hào)斜率自動(dòng)計(jì)算建立/保持時(shí)間的修正值。由于DDR5工作時(shí)鐘比較高到3.2GHz,系統(tǒng)裕量很小,因此信號(hào)的隨機(jī)和確定性抖動(dòng)對(duì)于數(shù)據(jù)的正確傳輸至關(guān)重要,需要考慮熱噪聲引入的RJ、電源噪聲引入的PJ、傳輸通道損耗帶來(lái)的DJ等影響。DDR5的測(cè)試項(xiàng)目比DDR4也更加復(fù)雜。比如其新增了nUI抖動(dòng)測(cè)試項(xiàng)目,并且需要像很多高速串行總線一樣對(duì)抖動(dòng)進(jìn)行分解并評(píng)估RJ、DJ等不同分量的影響。另外,由于高速的DDR5芯片內(nèi)部都有均衡器芯片,因此實(shí)際進(jìn)行信號(hào)波形測(cè)試時(shí)也需要考慮模擬均衡器對(duì)信號(hào)的影響。展示了典型的DDR5和LPDDR5測(cè)試軟件的使用界面和一部分測(cè)試結(jié)果。 DDR壓力測(cè)試的內(nèi)容方案;廣西校準(zhǔn)DDR測(cè)試
8.PCBLayout在實(shí)際的PCB設(shè)計(jì)時(shí),考慮到SI的要求,往往有很多的折中方案。通常,需要優(yōu)先考慮對(duì)于那些對(duì)信號(hào)的完整性要求比較高的。畫PCB時(shí),當(dāng)考慮以下的一些相關(guān)因素,那么對(duì)于設(shè)計(jì)PCB來(lái)說(shuō)可靠性就會(huì)更高。1)首先,要在相關(guān)的EDA工具里設(shè)置好拓?fù)浣Y(jié)構(gòu)和相關(guān)約束。2)將BGA引腳突圍,將ADDR/CMD/CNTRL引腳布置在DQ/DQS/DM字節(jié)組的中間,由于所有這些分組操作,為了盡可能少的信號(hào)交叉,一些的管腳也許會(huì)被交換到其它區(qū)域布線。3)由串?dāng)_仿真的結(jié)果可知,盡量減少短線(stubs)長(zhǎng)度。通常,短線(stubs)是可以被削減的,但不是所有的管腳都做得到的。在BGA焊盤和存儲(chǔ)器焊盤之間也許只需要兩段的走線就可以實(shí)現(xiàn)了,但是此走線必須要很細(xì),那么就提高了PCB的制作成本,而且,不是所有的走線都只需要兩段的,除非使用微小的過(guò)孔和盤中孔的技術(shù)。終,考慮到信號(hào)完整性的容差和成本,可能選擇折中的方案。廣東DDR測(cè)試維修電話DDR信號(hào)質(zhì)量的測(cè)試方法、測(cè)試裝置與測(cè)試設(shè)備與流程;
4)將Vref的去耦電容靠近Vref管腳擺放;Vtt的去耦電容擺放在遠(yuǎn)的一個(gè)SDRAM外端;VDD的去耦電容需要靠近器件擺放。小電容值的去耦電容需要更靠近器件擺放。正確的去耦設(shè)計(jì)中,并不是所有的去耦電容都是靠近器件擺放的。所有的去耦電容的管腳都需要扇出后走線,這樣可以減少阻抗,通常,兩端段的扇出走線會(huì)垂直于電容布線。5)當(dāng)切換平面層時(shí),盡量做到長(zhǎng)度匹配和加入一些地過(guò)孔,這些事先應(yīng)該在EDA工具里進(jìn)行很好的仿真。通常,在時(shí)域分析來(lái)看,差分線的正負(fù)兩根線要做到延時(shí)匹配,保證其誤差在+/-2ps,而其它的信號(hào)要做到+/-10ps。
實(shí)際的電源完整性是相當(dāng)復(fù)雜的,其中要考慮到IC的封裝、仿真信號(hào)的切換頻率和PCB耗電網(wǎng)絡(luò)。對(duì)于PCB設(shè)計(jì)來(lái)說(shuō),目標(biāo)阻抗的去耦設(shè)計(jì)是相對(duì)來(lái)說(shuō)比較簡(jiǎn)單的,也是比較實(shí)際的解決方案。在DDR的設(shè)計(jì)上有三類電源,它們是VDD、VTT和Vref。VDD的容差要求是5%,而其瞬間電流從Idd2到Idd7大小不同,詳細(xì)在JEDEC里有敘述。通過(guò)電源層的平面電容和用的一定數(shù)量的去耦電容,可以做到電源完整性,其中去耦電容從10nF到10uF大小不同,共有10個(gè)左右。另外,表貼電容合適,它具有更小的焊接阻抗。Vref要求更加嚴(yán)格的容差性,但是它承載著比較小的電流。顯然,它只需要很窄的走線,且通過(guò)一兩個(gè)去耦電容就可以達(dá)到目標(biāo)阻抗的要求。由于Vref相當(dāng)重要,所以去耦電容的擺放盡量靠近器件的管腳。然而,對(duì)VTT的布線是具有相當(dāng)大的挑戰(zhàn)性,因?yàn)樗恢灰袊?yán)格的容差性,而且還有很大的瞬間電流,不過(guò)此電流的大小可以很容易的就計(jì)算出來(lái)。終,可以通過(guò)增加去耦電容來(lái)實(shí)現(xiàn)它的目標(biāo)阻抗匹配。在4層板的PCB里,層之間的間距比較大,從而失去其電源層間的電容優(yōu)勢(shì),所以,去耦電容的數(shù)量將增加,尤其是小于10nF的高頻電容。詳細(xì)的計(jì)算和仿真可以通過(guò)EDA工具來(lái)實(shí)現(xiàn)。DDR總線利用率和讀寫吞吐率的統(tǒng)計(jì);
DDR測(cè)試DDR/LPDDR簡(jiǎn)介目前在計(jì)算機(jī)主板和各種嵌入式的應(yīng)用中,存儲(chǔ)器是必不可少的。常用的存儲(chǔ)器有兩種:一種是非易失性的,即掉電不會(huì)丟失數(shù)據(jù),常用的有Flash(閃存)或者ROM(Read-OnlyMemory),這種存儲(chǔ)器速度較慢,主要用于存儲(chǔ)程序代碼、文件以及長(zhǎng)久的數(shù)據(jù)信息等;另一種是易失性的,即掉電會(huì)丟失數(shù)據(jù),常用的有RAM(RandomAccessMemory,隨機(jī)存儲(chǔ)器),這種存儲(chǔ)器運(yùn)行速度較快,主要用于程序運(yùn)行時(shí)的程序或者數(shù)據(jù)緩存等。圖5.1是市面上一些主流存儲(chǔ)器類型的劃分DDR內(nèi)存條電路原理圖;福建設(shè)備DDR測(cè)試
DDR3信號(hào)質(zhì)量自動(dòng)測(cè)試軟件;廣西校準(zhǔn)DDR測(cè)試
DDR測(cè)試
DDR的信號(hào)仿真驗(yàn)證由于DDR芯片都是采用BGA封裝,密度很高,且分叉、反射非常嚴(yán)重,因此前期的仿真是非常必要的。是借助仿真軟件中專門針對(duì)DDR的仿真模型庫(kù)仿真出的通道損耗以及信號(hào)波形。仿真出信號(hào)波形以后,許多用戶需要快速驗(yàn)證仿真出來(lái)的波形是否符合DDR相關(guān)規(guī)范要求。這時(shí),可以把軟件仿真出的DDR的時(shí)域波形導(dǎo)入到示波器中的DDR測(cè)試軟件中,并生成相應(yīng)的一致性測(cè)試報(bào)告,這樣可以保證仿真和測(cè)試分析方法的一致,并且便于在仿真階段就發(fā)現(xiàn)可能的信號(hào)違規(guī)。 廣西校準(zhǔn)DDR測(cè)試
深圳市力恩科技有限公司成立于2014-04-03,同時(shí)啟動(dòng)了以克勞德為主的實(shí)驗(yàn)室配套,誤碼儀,協(xié)議分析儀,矢量網(wǎng)絡(luò)分析儀產(chǎn)業(yè)布局。是具有一定實(shí)力的儀器儀表企業(yè)之一,主要提供實(shí)驗(yàn)室配套,誤碼儀,協(xié)議分析儀,矢量網(wǎng)絡(luò)分析儀等領(lǐng)域內(nèi)的產(chǎn)品或服務(wù)。同時(shí),企業(yè)針對(duì)用戶,在實(shí)驗(yàn)室配套,誤碼儀,協(xié)議分析儀,矢量網(wǎng)絡(luò)分析儀等幾大領(lǐng)域,提供更多、更豐富的儀器儀表產(chǎn)品,進(jìn)一步為全國(guó)更多單位和企業(yè)提供更具針對(duì)性的儀器儀表服務(wù)。力恩科技始終保持在儀器儀表領(lǐng)域優(yōu)先的前提下,不斷優(yōu)化業(yè)務(wù)結(jié)構(gòu)。在實(shí)驗(yàn)室配套,誤碼儀,協(xié)議分析儀,矢量網(wǎng)絡(luò)分析儀等領(lǐng)域承攬了一大批高精尖項(xiàng)目,積極為更多儀器儀表企業(yè)提供服務(wù)。